专利名称：用于半导体器件的间隔元件的制作方法
技术领域：
本发明涉及一种用于半导体器件的间隔元件。
背景技术：
随着技术节点的缩小，按比例缩小了半导体器件如金属氧化物半导体场效应晶体管(MOSFETs)并且集成电路(IC)的器件的数量增加。因此，ICs的栅极结构之间的间隔降低(如栅极阵列中的节距变得更紧)。在形成这种IC的方法中，介电层如层间电介质(ILD) 形成在衬底上并且填充在相邻栅极之间的区域中。然而，当栅极的布置变得更密和具有更小的间隔，ILD层通常不能有效地填充在相邻栅极结构之间的区域中。例如，ILD层中可能会形成空洞。另外，随着器件按比例缩小，接触件与栅极结构和/或其它晶体管部件如源极 /漏极区域的对齐可能变得更困难。用于形成接触件的通孔可能会偏移使得蚀刻工艺蚀刻穿过源极/漏极区域(如低剂量漏极)。这会引发结漏。
发明内容
针对现有技术的缺陷，本发明提供了一种半导体器件，包括半导体衬底；第一栅极堆叠件，所述第一栅极堆叠件设置在所述半导体衬底上；第一间隔元件，所述第一间隔元件邻接所述第一栅极堆叠件；和第二间隔元件，所述第二间隔元件邻近所述第一间隔元件， 其中所述第二间隔元件包括氧化硅；和第一凸起的源极/漏极区域，所述第一凸起的源极/ 漏极区域横向地接触所述第二间隔元件的侧壁。根据本发明所述的半导体器件，其中所述半导体衬底包括位于所述第一凸起的源极/漏极区域下方的硅锗(SiGe)部件。根据本发明所述的半导体器件，其中所述第一凸起的源极/漏极区域包括外延娃。根据本发明所述的半导体器件，其中所述第一源极/漏极区域和所述第一栅极堆叠件是P金属氧化物半导体(PM0Q晶体管的部分。根据本发明所述的半导体器件，其中所述第一栅极堆叠件包括高k电介质和金属栅极电极。根据本发明所述的半导体器件，其中所述第一间隔元件具有第一高度并且所述第二间隔元件具有第二高度，而且所述第一高度大于所述第二高度。根据本发明所述的半导体器件，其中所述第一间隔元件包括氮化硅。根据本发明所述的半导体器件，还包括接触件，所述接触件设置在所述衬底上并且与所述第一凸起的源极/漏极区域连接，其中所述接触件包括与所述第二间隔元件的分界面。根据本发明所述的半导体器件，还包括第二栅极堆叠件，所述第二栅极堆叠件设置在所述半导体衬底上并且与所述栅极堆叠件间隔一定距离；第三间隔元件，所述第三间隔元件邻接所述第二栅极堆叠件；和第四间隔元件，所述第四间隔元件邻近所述第三间隔元件；第二凸起的源极和第二凸起的漏极，所述第二凸起的源极和所述第二凸起的漏极横向上接触所述第四间隔元件；和层间介电层，所述层间介电层覆盖所述第一栅极堆叠件和所述第二栅极堆叠件。根据本发明所述的半导体器件，还包括隔离部件，设置在所述半导体衬底中的所述隔离部件插入所述第一栅极堆叠件和所述第二栅极堆叠件之间，其中所述第一栅极堆叠件是PMOS器件的栅极并且所述第二栅极堆叠件是NMOS器件的栅极。根据本发明所述的一种半导体器件，包括栅极堆叠件，所述栅极堆叠件设置在半导体衬底上，其中所述栅极堆叠件包括与所述半导体衬底接合的第一表面和处于所述第一表面对面的第二表面和第一侧壁和第二侧壁；第一间隔元件，所述第一间隔元件邻接所述栅极堆叠件的所述第一侧壁和所述第二侧壁，其中所述第一间隔元件的高度从所述栅极堆叠件的所述第一表面延伸到所述栅极堆叠件的所述第二表面；第二间隔元件，所述第二间隔元件邻接所述第一间隔元件的侧壁，其中所述第二间隔元件的高度小于所述第一间隔元件的高度；和源极/漏极区域，所述源极/漏极区域邻接所述第二间隔元件。根据本发明所述的半导体器件，其中所述源极/漏极区域是凸起的源极/漏极区域，并且其中所述凸起的源极/漏极区域覆盖至少硅区域或硅锗(SiGe)区域之一。根据本发明所述的半导体器件，还包括接触蚀刻停止层，所述接触蚀刻停止层接合所述第一间隔元件和所述第二间隔元件。根据本发明所述的半导体器件，其中所述第二间隔元件包括比第二侧壁长的第一侧壁，其中所述第一侧壁邻接所述第一间隔元件。根据本发明所述的半导体器件，其中所述第二间隔元件的宽度在约7nm和约IOnm 之间。根据本发明所述的一种制造半导体器件的方法，包括在半导体衬底上形成栅极堆叠件；邻近所述栅极堆叠件形成第一间隔元件；实施外延工艺以形成凸起的源极和凸起的漏极；在所述半导体衬底上形成氧化硅层；蚀刻所述氧化硅层以提供第二间隔元件，所述第二间隔元件邻接所述第一间隔元件和所述凸起的源极或所述凸起的漏极。根据本发明所述的方法，还包括在所述衬底上沉积层间电介质(ILD)；和蚀刻所述ILD以形成通孔；和在所述通孔中形成接触件。根据本发明所述的方法，其中形成所述接触件包括使用所述第二间隔元件作为蚀
刻停止层。根据本发明所述的方法，其中所述蚀刻所述氧化硅层以提供所述第二间隔元件包括提供比所述第二间隔元件的第二侧壁长的所述第二间隔元件的第一侧壁，其中所述第一侧壁邻接所述第一间隔元件并且所述第二侧壁邻接所述凸起的源极区域。根据本发明所述的方法，还包括在所述半导体衬底上形成接触蚀刻停止层，其中所述CESL具有接合所述第一间隔元件的横向侧壁的第一区域和接合所述第二间隔元件的横向侧壁的第二区域。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据本发明的各个方面的半导体器件的横截面视图。图2是根据本发明的各个方面的处于制造的后续阶段的半导体器件的实施例的横截面视图。图3是根据本发明的各个方面的包括多个栅极堆叠件的半导体器件的实施例的横截面视图。图4是根据本发明的各个方面的处于制造的后续阶段的包括多个栅极堆叠件的半导体器件的实施例的横截面视图。图5是根据本发明的各个方面的处于制造的后续阶段的包括多个栅极堆叠件的半导体器件的可替换实施例的横截面视图。图6是根据本发明示出形成半导体器件的方法的实施例的流程图。
具体实施例方式据了解为了实施各个实施例的不同部件，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是实例并不打算限定。 再者，本发明可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。再者，以下本发明中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。图1是根据本发明的各个方面构造的半导体器件100的横截面。半导体器件100 包括半导体衬底102和形成在衬底上的栅极堆叠件104。在实例中，衬底102是结晶结构的硅衬底(如晶圆)。取决于设计需求，衬底102可以包括各种掺杂的配置(如ρ-型衬底或 η-型衬底)。衬底102的其它实例包括其它元素半导体如锗和金刚石；化合物半导体如碳化硅，砷化镓，砷化铟，或磷化铟；和/或其它合适的组分。衬底102可以可选地包括外延层 (印i层)，可以被应变以提高性能，和/或可以包括硅上绝缘体(SOI)结构。栅极堆叠件104 包括栅极介电层和栅极电极。也可以在栅极堆叠件104中提供一个或多个其它层，如界面层，覆盖层等。在实施例中，栅极堆叠件104包括高k介电材料层和形成在高k介电层上的导电层(如栅极电极)。导电层可以包括多晶硅，11，11队13队13，1^(，1^51队1，顆，10队 MoON, RuO2,和/或其它合适的材料。通过物理气相沉积(PVD)，化学气相沉积(CVD)，原子层沉积(ALD)，电镀，和/或其它合适的工艺形成一个或多个层。在实施例中，栅极堆叠件104 是具有一个或多个牺牲层的(如是虚拟栅极)。栅极堆叠件104可以包括栅极电介质如氧化硅，氮化硅，氮氧化硅，和/或其它合适的材料。在实施例中，栅极堆叠件104包括高k栅极电介质如金属氧化物，金属氮化物，金属硅酸盐，过渡金属氧化物，过渡金属氮化物，过渡金属硅酸盐，金属氮氧化物，金属铝酸盐，硅酸锆，铝酸锆，这些的组合，或其它合适的成分。 示例性高k电介质包括氧化铪(HfO2)，铪硅氧化物(HfSiO)，铪硅氮氧化物(HfSiON)，铪钽氧化物(HfTaO)，铪钛氧化物(HfTiO)，铪锆氧化物(Hf7r0)，这些的组合，和/或其它合适的材料。可选地，高k电介电层可以包括其它高k电介质如LaO，A10, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO)，BaTiO3 (BTO)，BaZrO, HfLaO, HfSiO, LaSiO, AlSiO, (Ba, Sr) TiO3 (BST)，Al2O3,Si3N4，和/或其它合适的材料。半导体器件102也包括形成在衬底中并且分布在栅极堆叠件104两侧的源极区域和漏极区域106。源极和漏极区域106包括低掺杂区域106a。可以使用离子注入，扩散，和 /或其它合适的工艺形成源极和漏极区域106。在实施例中，源极和漏极区域106包括使用合适的工艺生长的SiGe区域。所述源极/漏极区域只是示例性的并且在可替换的实施例中可以包括任何通过合适的方法形成的轻掺杂源极/漏极区域和/或重掺杂源极/漏极区域，根据所需的晶体管配置来选择。半导体器件100还包括排布在栅极堆叠件104侧壁上的第一栅极间隔108。第一栅极间隔108可以用于限定一部分源极/漏极区域106。特别地，在实施例中，第一栅极间隔108限定低剂量注入区域106a(如低剂量漏极，Idd)。限定源极/漏极区域之后，可以回蚀刻第一栅极间隔108。在实施例中，第一栅极间隔108是氮化硅。其它示例性的成分包括氧化硅，碳化硅，氮氧化硅，这些的组合，或其它合适的材料。 第一栅极间隔108的典型形成方法包括沉积介电材料和随后各向异性地回蚀刻材料。第一栅极间隔108可以具有多层结构。在实施例中，第一栅极间隔108包括不同的层使得不同的层/部分提供不同的功能，例如作为在替换栅极工艺中使用的栅极元件的外壁，限定低剂量源极/漏极区域，和/或形成凸起的源极/漏极区域(如对齐)。在一个或多个这些实施例中，在形成第二间隔元件110之前，可以随后除去一部分第一栅极间隔108，以下进行讨论。半导体器件100也包括第二间隔元件110。如图1所示，第二间隔元件110紧靠第一栅极间隔并且延伸到栅极堆叠件104的高度的一部分。换句话说，第二间隔元件110紧靠第一栅极间隔108的侧壁(如“D形”侧壁)。在实施例中，第二间隔元件110是氧化硅。 在实施例中，第二间隔元件110具有约7nm和约IOnm之间的宽度wl。在实施例中，第一栅极间隔108具有约14nm的宽度(在回蚀刻源极/漏极区域(如低剂量区域和/或凸起的源极/漏极区域)的形成之后)。可以通过沉积介电材料(如二氧化硅)形成第二间隔元件110和各向异性地回蚀刻材料以形成间隔形状。现参考图2，示出了半导体器件200。如以上关于图1所述，器件200包括半导体衬底102，源极/漏极区域106，栅极堆叠件104，和第一栅极间隔108。器件200还包括第二间隔元件110。如图2所示，第二间隔元件110插入第一栅极间隔108和部件202之间。在实施例中，部件202是凸起的源极/漏极区域。部件202可以是覆盖在衬底102 (如其中形成了源极/漏极)上的外延层。在实施例中，部件202覆盖硅和/或硅锗源极/漏极区域。 在实施例中，部件202包括接触件区域。例如，在实施例中，部件202包括硅化物层。硅化物层可以包括硅化物，如硅化镍，硅化钴，硅化钨，硅化钽，硅化钛，硅化钼，硅化铒，硅化钯， 和/或这些的组合。硅化物层可以形成在源极漏极部件(包括凸起的部件)上以降低接触件电阻。可以通过包括沉积金属层，退火金属层使得金属层能够与硅反应从而形成硅化物， 和随后除去未反应的金属层的工艺来形成硅化物。蚀刻停止层(ESL) 204可选地形成在栅极堆叠件104的顶部上和间隔108和110的侧壁上。在实施例中，ESL204是接触蚀刻停止层(CESL)。可以用于形成ESL204的材料的实例包括氮化硅，氧化硅，氮氧化硅，和/或其它合适的材料。可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其它本领域公知的沉积或氧化工艺形成ESL204。ESL204与第一栅极间隔108和第二间隔元件110具有直接的界面(如接触)。
层间介质(ILD或特别地称为ILD0)层206形成在栅极堆叠件104的顶部上并且覆盖ESL (如CESL)204。可以通过化学气相沉积(CVD)，高密度等离子体CVD，旋涂方法，溅射，和/或其它合适的方法形成ILD层206。ILD层206的示例性成分包括氧化硅，氮氧化硅，低k材料，四乙氧基硅烷(TE0Q氧化物，未掺杂的硅玻璃，或掺杂的氧化硅如硼磷硅酸盐玻璃(BPSG)，熔融石英玻璃(FSG)，磷硅酸盐玻璃(PSG)，硼掺杂的硅玻璃(BSG)，和/或其它合适的材料。在实施例中，ILD层206是高密度等离子体(HDP)电介质。在实施例中，部件202是形成在半导体衬底102上的凸起的源极和漏极部件，并且横向地接触第二间隔元件110的侧壁。在栅极间隔108和/或间隔元件110形成之后，通过外延工艺形成凸起的源极和漏极部件202。在一个实施例中，凸起的源极和漏极部件是硅并且通过硅外延工艺形成使得硅以晶体形式形成在源极和漏极106上。在一个实例中，凸起的源极和漏极具有在约50埃和约100埃范围内的厚度。如图2所示，部件202，第二间隔元件110，和第一栅极间隔108组合在一起提供外廓208。轮廓208限定被ILD层206覆盖的栅极堆叠件104的轮廓。轮廓208提供了改进的轮廓，通过所述改进的轮廓ILD层206可以沉积在衬底102上。相反地，如果没有第二间隔元件110，得到的轮廓可能是尖锐和陡峭的，产生可能很难使用材料去填充的具有高纵横比的拐角区域。例如，通常器件200包括多个栅极堆叠件如栅极堆叠件104，其中一些非常邻近。轮廓208使得ILD层208填充在栅极堆叠件之间而不产生空洞，所述空洞可能会由填充高纵横比部件时的加工难度导致。类似于器件100，器件200可以是在集成电路加工过程中制造的中间器件，或所述集成电路的一部分，所述集成电路可以包括存储单元和/或逻辑电路，无源部件如电阻器， 电容器和感应器，和有源部件如P沟道场效应晶体管(PFET)，N沟道FET (NFET)，金属氧化物半导体场效应晶体管(MOSFET)，互补金属氧化物半导体(CM0Q晶体管，双极晶体管，高压晶体管，高频晶体管，其它存储单元，和这些的组合。现参考图3，示出的是包括NMOS晶体管区域30 和PMOS晶体管区域302b的器件 300。NMOS栅极堆叠件10 和PMOS栅极堆叠件104b形成在半导体衬底102上并且分别在匪OS晶体管区域30 和PMOS晶体管区域302b中。在实施例中，NMOS晶体管区域30 包括形成在衬底102中的ρ阱而且PMOS晶体管区域302b包括形成在衬底102中的η阱。隔离部件304插入到区域中。隔离部件304可以是浅沟槽隔离(STI)部件和/或其它合适的隔离部件。NMOS栅极堆叠件10 和PMOS栅极堆叠件104b可以与以上关于图1所述的栅极堆叠件104基本相似。半导体器件300还包括通过一个或多个离子注入工艺形成在衬底102上的LDD区域106a并且所述LDD区域106a与相关的栅极堆叠件对齐，分别为NMOS晶体管和PMOS晶体管进行这些工艺。另外，硅锗(SiGe)部件306通过外延工艺形成在衬底的PMOS晶体管区域上使得 SiGe部件可以以结晶态形成在硅衬底上。因此，可以在PMOS晶体管中获得应变的沟道从而提高载体迁移率和提高器件性能。(当形成SiGe部件时，NMOS晶体管区域30 可以被图案化的掩模层保护。)在实施例中，通过蚀刻工艺使PMOS晶体管区域302b中的源极和漏极区域106凹陷，然后对凹陷的源极和漏极区域实施SiGe外延工艺。在这种情况下，源极和漏极106包括SiGe区域306。
如以上关于图2所述，凸起的部件202排布在衬底102上。部件202可以提供凸起的源极和凸起的漏极部件。在实施例中，凸起的源极和漏极通过外延工艺形成。在一个实施例中，凸起的源极和漏极具有硅并且通过硅外延工艺形成使得硅以结晶形式形成在第一源极和第一漏极上。在实施例中，部件202包括硅化物层。在实施例中，PMOS晶体管区域的部件202是覆盖包括SiGe部件的源极和漏极区域106的硅化物区域。半导体器件300还包括排布在每个栅极堆叠件104的侧壁上的第一栅极间隔108。 在实施例中，第一栅极间隔108形成在栅极堆叠件104的侧壁上，然后重掺杂源极源极和漏极106通过一个或多个离子注入工艺形成在衬底中并且与第一栅极间隔108对齐，分别为 NMOS晶体管和PMOS晶体管进行这些工艺。在实施例中，第一栅极间隔108形成在栅极堆叠件104的侧壁上，然后部件202形成(凸起的源极漏极区域)并且与第一栅极间隔108对齐；可以分别为NMOS晶体管和PMOS晶体管进行这些工艺。在一个或多个这些工艺之后，可以回蚀刻第一栅极间隔108使得在第一栅极间隔108和部件202和/或重掺杂源极和漏极 106之间提供间隙。间隔元件110可以形成在所述间隙中。器件300还包括ESL204和ILD层206。器件300的ESL204和ILD层206可以与以上关于图2所讨论的基本相似。器件300的间隔元件110可以与以上关于图1和图2所讨论的基本相似。间隔元件110提供改进的轮廓308。改进的轮廓308使得ILD层206更容易地填充在栅极堆叠件 204之间。可以注意到尽管示出为NMOS和PMOS晶体管，但是可以提供相似的效益给相邻的NMOS晶体管，相邻的PMOS晶体管等。由于间隔元件110的存在，提供了改进的轮廓308。 改进的轮廓308可以提供降低的纵横比给ESL204和/或ILD层206。器件300形成之后可以进行各种后续工艺。例如，可以对ILD层206实施化学机械抛光(CMP)使得一部分栅极堆叠件104暴露；可以使用金属栅极替换栅极堆叠件104中的一个或多个虚拟层。作为另一个实例，多层互连(MLI)结构可以形成，其可以包括以下参考图4和图5所述的接触孔和插塞的形成。现参考图4，示出的是处于后续加工阶段的半导体器件300，现示出为器件400，使得接触件402形成在衬底102上。接触件402提供互连给源极/漏极区域106和栅极结构 104。在实施例中，接触件402提供互连给部件202的凸起的源极和漏极区域。接触件402 是器件300的多层互连(MLI)结构的一部分。多层互连包括垂直的互连如包括接触件402 的传统通孔或接触件，和水平互连如金属线。各种互连部件可以使用各种导电材料包括铜， 钨和硅化物。在一个实例中，使用镶嵌工艺形成多层互连结构。在实施例中，通过在使用蚀刻停止层204的ILD层206中蚀刻接触件孔形成接触件402。然后用导电材料如钨填充接触件孔从而形成接触件插塞。现参照图5，示出的是除了一个或多个接触件402偏移，与器件400基本相似的器件500。偏移的发生可能是正常的和/或不正常的加工条件和/或工艺控制偏差的结果。 当部件如栅极堆叠件104的节距减少时，偏移可能变得更容易发生和/或更难控制。特别地，接触件40 和402b示出接触件的偏移使得接触件以偏离中心的方式(如向着栅极堆叠件104)与部件202交界。接触件40 和402b与间隔元件110交界(直接接触)。如上所述，间隔元件110填充第一栅极间隔108和部件202(如外延区域)之间的空隙。因此， 间隔元件110为接触件40 和402b的形成提供蚀刻停止。因此，接触件40 和402b是自对齐的。现参考图6，示出的是形成半导体器件的方法600。可以使用方法600形成以上关于图1，2，3，4，和/或5分别描述的半导体器件100，200，300，400，和/或500。方法600开始于步骤602，其中提供了衬底。衬底可以基本上与上述半导体衬底102相似。方法600随后进行到步骤604，其中栅极堆叠件形成在衬底上。栅极堆叠件可以基本上与上述栅极堆叠件104相似。栅极堆叠件可能与PMOS或NMOS晶体管相关。在实施例中，栅极堆叠件是虚拟栅极。方法600随后进行到步骤606，其中第一间隔元件形成在衬底上并且邻接栅极堆叠件。在实施例中，第一间隔元件与上述第一栅极间隔基本相似。第一间隔元件可以提供在“后栅极”工艺的形成中使用的“外壁”，在“后栅极”工艺中从栅极堆叠件除去虚拟栅极部件(如电极)和形成金属栅极电极。在实施例中，第一间隔元件在衬底上为可以在本文中称为偏移间隔的源极/漏极延伸区域(如LDD)限定了区域。在实施例中，第一间隔元件用于对齐外延区域，所述外延区域用于凸起的源极/漏极区域。第一间隔元件可以包括多个层和/或材料以提供一个或多个这些功能。第一间隔元件包括含有SiCN的偏移间隔。 可以通过沉积材料(如90A)并且回蚀刻材料以形成约6. 5nm的元件来形成第一间隔元件 (如偏移间隔)。方法600随后进行到步骤608，其中源极/漏极区域形成在衬底上。源极/漏极区域可以包括形成在衬底中的掺杂区域，凸起的源极/漏极区域(如，部件202，如以上参考图 2，3，和4所述)，应变的区域如SiGe区域(如区域306，如以上参考图3所述)，和/或通过合适的工艺形成的其它区域。如上所述，源极/漏极延伸区域(如306a，以上也参考图3 所述)可以形成在步骤606之前。方法600随后进行到步骤610，其中形成第二间隔元件。第二间隔元件可以邻接第一间隔元件。在实施例中，第二间隔元件610填充第一间隔元件和形成在衬底上的部件如凸起的源极/漏极外延区域之间的空隙。第二间隔元件可以与上述第二间隔元件110基本相似。在实施例中，第二间隔元件是氧化硅。可以通过在衬底上沉积氧化硅并且各向异性地回蚀刻材料以形成间隔来形成间隔元件。在实施例中，在第二间隔元件形成之前，回蚀刻以上在步骤606中所述的第一间隔元件。第二间隔元件可以形成在第一间隔元件回蚀刻产生的间隙中。例如，在实施例中， 氮化物间隔(如第一间隔)可以被回蚀刻并且包含氧化硅的第二间隔元件形成在通过回蚀刻产生的间隙中。在实施例中，第一间隔元件可以被回蚀刻并且其它间隔元件或其它间隔元件的一部分在第二间隔元件形成之前形成在自己的位置中。方法600随后进行到步骤612，其中接触蚀刻停止层(CESL)形成在衬底上。接触蚀刻停止层可以基本上与以上关于图2所述的蚀刻停止层204相似。可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其它本领域公知的沉积或氧化工艺形成CESL。方法600随后进行到步骤614，其中层间介电层(ILD)形成在衬底上。ILD层可以与以上关于图2所述的ILD层206基本相似。ILD层可以是多层互连结构包括的多个ILD 层的第一 ILD层。可以通过化学气相沉积(CVD)，高密度等离子体CVD，旋涂方法，溅射，和 /或其它合适的方法形成ILD层。通常ILD层填充多个栅极堆叠件之间和覆盖多个栅极堆叠件的区域。
随后方法600进行到步骤616，其中多个接触件形成在衬底上。可以通过在ILD层中蚀刻接触件孔形成接触件使得一部分源极/漏极区域(如覆盖源极/漏极区域的硅化物层)暴露。接触件孔的蚀刻可以使用第二间隔作为蚀刻停止层。因此，接触件孔可以是自对齐的使得它们接触合适的源极/漏极区域。然后使用导电材料填充接触件孔并且提供互连给形成在衬底上的MLI结构的一个或多个线。尽管已经详细描述了本发明的实施例，本领域的技术人员应该理解在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。公开的方法和/或器件结构的实施例可以消除或降低以小节距排布的部件(如栅极)之间的间隙填充(如ILD填充)问题。在其它实施例中，本文中公开的方法和/或器件结构可以提供蚀刻停止层以改进接触件部件的形成。因此，本发明提供了半导体器件。半导体器件包括半导体衬底和排布在半导体衬底上的第一栅极堆叠件。第一间隔元件排布在衬底上并且邻近第一栅极堆叠件。器件还包括邻近第一间隔元件的第二间隔元件。第一凸起的源极和第一凸起的漏极横向地接触第二间隔元件的侧壁。在半导体器件的实施例中，第二间隔元件是氧化硅。在另一个实施例中，器件包括与第二间隔元件直接通过界面连接的接触部件。本发明也提供了半导体器件的另一个实施例。在实施例中，器件包括排布在半导体衬底上的栅极堆叠件。栅极堆叠件包括与半导体衬底接界的第一表面和处于第一表面对面的第二表面和第一侧壁和第二侧壁。第一间隔元件邻接栅极堆叠件的第一侧壁和第二侧壁并且具有从栅极堆叠件的第一表面延伸到第二表面的高度。凸起的源极/漏极区域邻接第二间隔元件。公开的半导体器件可以还包括与第一间隔元件和第二间隔元件接合的接触蚀刻停止层。在实施例中，第二间隔元件包括比第二侧壁长的第一侧壁。第一侧壁邻接第一间隔元件。在实施例中，第二间隔元件的厚度在约7nm和约IOnm之间。本发明也提供了制造半导体器件的方法的一个实施例。制造半导体器件的方法包括在半导体衬底上形成栅极堆叠件。第一间隔元件邻近栅极堆叠件形成。外延工艺形成凸起的源极和凸起的漏极。氧化硅层形成在半导体衬底上。蚀刻氧化硅层以提供第二间隔元件。第二间隔元件邻接并且插入到第一间隔元件和凸起的源极或凸起的漏极区域中。上面论述了若干实施例的部件。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/ 或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、 替换以及改变。
权利要求
1.一种半导体器件，包括 半导体衬底；第一栅极堆叠件，所述第一栅极堆叠件设置在所述半导体衬底上； 第一间隔元件，所述第一间隔元件邻接所述第一栅极堆叠件；和第二间隔元件，所述第二间隔元件邻近所述第一间隔元件，其中所述第二间隔元件包括氧化硅；和第一凸起的源极/漏极区域，所述第一凸起的源极/漏极区域横向地接触所述第二间隔元件的侧壁。
2.根据权利要求1所述的半导体器件，其中所述半导体衬底包括位于所述第一凸起的源极/漏极区域下方的硅锗(SiGe)部件。
3.根据权利要求1所述的半导体器件，其中所述第一凸起的源极/漏极区域包括外延娃。
4.根据权利要求1所述的半导体器件，其中所述第一源极/漏极区域和所述第一栅极堆叠件是P金属氧化物半导体(PM0Q晶体管的部分。
5.根据权利要求1所述的半导体器件，其中所述第一栅极堆叠件包括高k电介质和金属栅电极。
6.根据权利要求1所述的半导体器件，其中所述第一间隔元件具有第一高度并且所述第二间隔元件具有第二高度，而且所述第一高度大于所述第二高度。
7.根据权利要求1所述的半导体器件，其中所述第一间隔元件包括氮化硅。
8.根据权利要求1所述的半导体器件，还包括接触件，所述接触件设置在所述衬底上并且与所述第一凸起的源极/漏极区域连接， 其中所述接触件包括与所述第二间隔元件的分界面。
9.一种半导体器件，包括栅极堆叠件，所述栅极堆叠件设置在半导体衬底上，其中所述栅极堆叠件包括与所述半导体衬底交接的第一表面和处于所述第一表面对面的第二表面以及第一侧壁和第二侧壁；第一间隔元件，所述第一间隔元件邻接所述栅极堆叠件的所述第一侧壁和所述第二侧壁，其中所述第一间隔元件的高度从所述栅极堆叠件的所述第一表面延伸到所述栅极堆叠件的所述第二表面；第二间隔元件，所述第二间隔元件邻接所述第一间隔元件的侧壁，其中所述第二间隔元件的高度小于所述第一间隔元件的高度；和源极/漏极区域，所述源极/漏极区域邻接所述第二间隔元件。
10.一种制造半导体器件的方法，包括 在半导体衬底上形成栅极堆叠件；邻近所述栅极堆叠件形成第一间隔元件； 实施外延工艺以形成凸起的源极和凸起的漏极； 在所述半导体衬底上形成氧化硅层；蚀刻所述氧化硅层以提供第二间隔元件，所述第二间隔元件邻接所述第一间隔元件和所述凸起的源极或所述凸起的漏极。
全文摘要
本发明描述了一种包括半导体衬底和设置在半导体衬底上的栅极堆叠件的半导体器件。第一间隔元件设置在衬底上并且邻接第一栅极堆叠件。在实施例中，第一间隔元件包括氮化硅。第二间隔元件邻近第一间隔元件。在实施例中，第二间隔元件包括氧化硅。提供的凸起源极和第一凸起漏极横向地接触第二间隔元件的侧壁。在实施例中，接触件与第二间隔元件直接接合。
文档编号H01L27/092GK102479789SQ20111032974
公开日2012年5月30日 申请日期2011年10月26日 优先权日2010年11月22日
发明者林昀靓, 林育贤, 范玮寒, 黄益民 申请人:台湾积体电路制造股份有限公司