专利名称：利用脉冲式无氟碳化合物等离子体的沟槽蚀刻方法
技术领域：
本发明涉及等离子体蚀刻方法，特别是涉及一种利用脉冲式(pulsed)无氟碳化合物(fluorocarbon-free)等离子体于半导体基材中蚀刻出沟槽的方法。
背景技术：
集成电路的制造是借由在非常小区域的半导体基材中形成大量且密集的电子装置和线路，而随着集成电路越做越小，这些电子装置及线路间也越来越靠近。通常，电子装置间是用沟槽绝缘结构来达到电性隔离，而避免半导体装置间的电性耦合或干扰。 过去，沟槽绝缘结构的工艺是先在半导体基材上蚀刻出沟槽，然后把绝缘材料填入沟槽内。由于半导体基材上装置密度的增加，沟槽的宽度也跟着减少，但是沟槽深度却是越来越深。密集的沟槽图案(通常位于高密度阵列区)以及孤立沟槽图案(通常位于周边电路区)常常在等离子体蚀刻时造成微负荷(micro-loading)效应。已经知道，当蚀刻孤立沟槽图案的时候，硅基材的蚀刻速率会快于蚀刻密集的沟槽图案。蚀刻速率的差别造成外围电路区的沟槽深度较深，所以，在绝缘材料填入较深的沟槽后，较厚的绝缘材料容易产生较大的应力。此外，较深的沟槽也会造成表面的不平整，而影响到后续光刻工艺的精确度。本领域的技术人员都知道，沟槽绝缘结构的制作，通常是用含有氟碳化合物(或氟烷)的等离子体在硅基材中蚀刻沟槽。由于在等离子体中含有氟碳化合物，所以可以在蚀刻过程中维持垂直的沟槽侧壁，而不会在沟槽底部侧蚀出明显的弧面。但是，另一方面，和等离子体反应的高分子残留物却会在外围孤立区域造成遮蔽现象。此外，过去等离子体蚀刻方法有较差的掩模蚀刻选择比，容易破坏硬掩模的完整。当制造高密度半导体装置时，例如动态随机存取存储器等等，在蚀刻后还能保持硬掩模的完整是非常重要的。可以知道，本技术领域仍然需要发展出改良的蚀刻及等离子体蚀刻方法，其可以在硅基材中蚀刻出沟槽，例如用于沟槽绝缘工艺，而具有较优的侧壁轮廓、掩模选择比和最小的微负荷效应。
发明内容
本发明的主要目的在提供一种改良的等离子体蚀刻基材的方法，其具备较高的掩模蚀刻选择比，所以能维持硬掩模的蚀刻后完整度。本发明的另一目的在提供一种改良的等离子体蚀刻基材的方法，其结合无氟碳化合物等离子体蚀刻以及等离子体脉冲式输出模式，所以能形成垂直沟槽侧壁轮廓，同时，避免蚀刻的微负荷效应。为了达成前述目的，本发明提供一种于半导体基材中蚀刻沟槽的方法，其特征在于包含有于半导体基材上形成图案化硬掩模；以及利用图案化硬掩模作为蚀刻抵挡掩模，进行等离子体蚀刻工艺，于未被图案化硬掩模覆盖的半导体基材中蚀刻出沟槽，其中等离子体蚀刻工艺是使用无氟碳化合物等离子体蚀刻并在等离子体脉冲式输出模式下进行蚀刻。
根据本发明的优选实施例，前述的无氟碳化合物等离子体蚀刻包含有六氟化硫(SF6)或三氟化氮(NF3)的蚀刻气体；氧气(O2)、溴化氢(HBr)或氧硫化碳(COS)的钝化气体；以及氦气(He)、氮气(N2)或氩气(Ar)的稀释气体。根据本发明优选实施例，前述的等离子体脉冲式输出模式在单一工作循环的时间T内，包括输出开始(ON)时段(或蚀刻段)以及输出停止(OFF)时段(或钝化段)，使得等离子体的激活及产生被故意控制是周期性的，而非连续性的。所述的输出ON时段占工作循环的时间的比例被控制在20%至80%间。为让以上提到的目的、特征及优点能更容易被了解，下面特别写出优选实施方式，并配合附图，详细说明如下。然而下面的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
图I和图2是本发明优选实施例在半导体基材中形成沟槽绝缘结构方法的剖面示意图。
图3是本发明优选实施例的等离子体脉冲式输出模式。其中，附图标记说明如下
10 半导体基材12氧化垫层
14 第一硬掩模层16第二硬掩模层
20 图案化硬掩模22沟槽
22a 密集沟槽图案24沟槽
24a 孤立、外围沟槽图案102存储器阵列区
104 周边区T单一工作循环的时间
tl 输出ON时段t2输出OFF时段
具体实施例方式虽然本发明以优选实施例揭露如下，然其并非用来限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书所界定的为标准，为了不使本发明的精神难懂，部分公知结构与工艺步骤的细节将不在此揭露。同样地，图示所表示为优选实施例中的装置示意图但并非用来限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分组件的尺寸可能放大呈现在图中。再者，多个优选实施例中所揭示相同的组件者，将标示相同或相似的符号以使说明更容易且清晰。图I及图2是根据本发明优选实施例绘示的在半导体基材中形成沟槽绝缘结构的方法的剖面示意图。如第I图，首先提供一半导体基材10，其中，半导体基材10可以是硅基材，但不限于此。接着，于半导体基材10的主表面形成图案化硬掩模20，其定义位于存储器阵列区102内的密集沟槽图案22a，以及位于外围区104内的孤立、外围沟槽图案24a。密集沟槽图案22a和孤立、外围沟槽图案24a都将被转移至半导体基材10中。前述的图案化硬掩模20可以包含多层膜堆叠结构，包括第一硬掩模层14以和第二硬掩模层16，但不限于此。而且第二硬掩模层16位于第一硬掩模层14上。举例来说，第一硬掩模层14可以由多晶硅所构成，且其厚度约80纳米(nm)，第二硬掩模层16可以是由氧化硅所构成，且其厚度约80纳米(nm)。根据本发明优选实施例，在半导体基材10以及图案化硬掩模20间可以形成氧化垫层12。参考图2，接着以图案化硬掩模20作为一蚀刻抵挡掩模，进行各向异性干蚀刻工艺，用来蚀刻被暴露出来的氧化垫层12以及半导体基材10，于存储器阵列区102形成多个密集的沟槽22，于外围区104形成至少一沟槽24。在形成沟槽22以及沟槽24后，将沟槽填充物，如高密度等离子体(HDP)氧化物，填入沟槽22以及沟槽24。然后，对半导体基材进行化学机械抛光工艺，而移除沟槽22以及沟槽24外的沟槽填充物，形成沟槽绝缘结构。 根据本发明优选实施例，沟槽24的深度约等于沟槽22的深度，所以本发明能够有 效避免微负荷效应。在其它优选实施例中，沟槽24的深度甚至可以浅于沟槽22的深度。所以，位于外围区104内沟槽24的深度是可以被控制的。在存储器阵列区102内，各沟槽22均具有垂直侧壁轮廓。此外，蚀刻沟槽24的过程中，在外围区104内不会有高分子残留物，所以可以有效的避免遮蔽现象。另外，本发明另一优点在于增加掩模蚀刻选择比，故可以完整的维持硬掩模20的蚀刻后完整度。根据本发明优选实施例，前述的各向异性干蚀刻工艺是利用脉冲式(pulsed)无氟碳化合物(fluorocarbon-free)等离子体。图3是本发明优选实施例的等离子体脉冲式输出模式。参考图3，X轴表示一蚀刻工艺从开始到结束所需的时间，y轴表示等离子体无线电频率(RF)功率源的输出功率(或以电压表示的偏压功率)。前述的等离子体RF功率源可以脉冲模式输出，例如实质300W至1000W的RF功率。换句话说，在蚀刻过程中，前述的等离子体RF功率源是以间断、非连续方式输出RF功率，来激活蚀刻气体。在单一工作循环的时间T内，包括一输出ON(开始)时段(或蚀刻段)h以及一输出OFF (结束)时段(或钝化段)t2，所以使得等离子体的激活及产生被故意控制是周期性的，而非连续性的。在前述的输出ON时段，等离子体能够蚀刻基材表面的材料层，而在前述的输出OFF时段，则停止等离子体的激活及产生。此外，前述输出ON时段h占工作循环的时间T的比例较佳被控制在20%至80%间。除了上述的等离子体脉冲式输出模式外，本发明还结合了无氟碳化合物等离子体蚀刻，以高掩模蚀刻选择比蚀刻硅基材。根据本发明优选实施例，前述的无氟碳化合物等离子体蚀刻化学可包含六氟化硫(SF6)或三氟化氮(NF3)等蚀刻气体；氧气(O2)、溴化氢(HBr)或氧硫化碳(COS)等钝化气体；以及氦气(He)、氮气(N2)或氩气(Ar)等稀释气体，但不限于此。举例来说，根据本发明优选实施例，前述的无氟碳化合物等离子体蚀刻化学可以是由三氟化氮(NF3)蚀刻气体；氧气(O2)钝化气体；以及氮气(N2)稀释气体所组成。根据上面的描述，本发明的主要技术特征在结合无氟碳化合物等离子体蚀刻以及应用图3中的等离子体脉冲式输出模式。举例来说，同时参考图I至图3，在单一工作循环的时段T中的输出ON时段(或蚀刻段)过程中，等离子体中的蚀刻气体三氟化氮NF3或由蚀刻气体三氟化氮NF3衍生的反应自由基成分可以蚀刻半导体基材10，同时，等离子体中的钝化气体氧气(O2)或由钝化气体氧气(O2)衍生的自由基可以轻微的氧化沟槽侧壁而避免侧向的、等向性的蚀刻。在输出OFF时段(或钝化段)t2，等离子体中的氮气(N2)或由氮气(N2)衍生的自由基可以钝化沟槽侧壁，以维持住沟槽侧壁垂直轮廓。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种于半导体基材中蚀刻沟槽的方法，其特征在于包括 在半导体基材上形成图案化硬掩模；及 进行等离子体蚀刻エ艺，并且利用所述图案化硬掩模作为蚀刻抵挡掩摸，在未被所述图案化硬掩模覆盖的所述半导体基材中蚀刻出沟槽，其中所述等离子体蚀刻エ艺是使用无氟碳化合物等离子体蚀刻并且在等离子体脉冲式输出模式下进行蚀刻。
2.根据权利要求I所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的无氟碳化合物等离子体蚀刻包含有六氟化硫或三氟化氮的蚀刻气体；氧气、溴化氢或氧硫化碳的钝化气体；以及氦气、氮气或氩气的稀释气体。
3.根据权利要求I所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的无氟碳化合物等离子体蚀刻是由三氟化氮蚀刻气体；氧气钝化气体；以及氮气稀释气体组成。
4.根据权利要求I所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的等离子体脉冲式输出模式在単一工作循环的时间内，包括输出开始时段(或蚀刻段)以及输出停止时段(或钝化段)，使得等离子体被控制在周期性的激活和产生，而非连续性的激活和产生。
5.根据权利要求4所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的输出开始时段占工作循环时间的比例被控制在20%至80%间。
6.根据权利要求I所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的图案化硬掩模包含第一硬掩模层以及第ニ硬掩模层，且所述的第二硬掩模层位于所述第一硬掩模层上。
7.根据权利要求6所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的第一硬掩模层是由多晶硅构成。
8.根据权利要求6所述的于半导体基材中蚀刻沟槽的方法，其特征在于所述的第二硬掩模层是由氧化硅构成。
全文摘要
本发明公开了一种于半导体基材中蚀刻沟槽的方法，其特征在于包括于半导体基材上形成图案化硬掩模；及进行等离子体蚀刻工艺，并且利用图案化硬掩模作为蚀刻抵挡掩模，在未被图案化硬掩模覆盖的半导体基材中蚀刻出沟槽，其中等离子体蚀刻工艺是使用无氟碳化合物等离子体蚀刻并且在等离子体脉冲式输出模式下进行蚀刻。
文档编号H01L21/02GK102779728SQ201110329979
公开日2012年11月14日 申请日期2011年10月26日 优先权日2011年5月9日
发明者刘献文, 吴常明, 陈逸男 申请人:南亚科技股份有限公司