专利名称：异质结1t-dram单元结构及其制备方法
技术领域：
本发明涉及一种DRAM结构及其制备方法，尤其涉及一种异质结IT-DRAM单元结构及其制备方法。
背景技术：
随着半导体集成电路器件特征尺寸的不断缩小，传统IT (单晶体管)embedded DRAM (随机存储器)单元为了获得足够的存储电容量(一般要求30fF/ce 11)，其电容制备工艺(stack capacitor或者de印-trench capacitor)将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM (Capacitorless DRAM)将在 VLSI中高性能embedded DRAM领域具有良好发展前景。其中IT-DRAM (one transistor dynamic random access memory)因其cell size只有4F2]fli成为目前Capacitorless DRAM 的研究热点。IT-DRAM—般为一个SOI浮体(floating body)晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”， 这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。(Ohsawa, T. ； et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002， Volume: 37 Issue:11 ， page: 1510 - 1522)。目前，研究得最多的IT-DRAM是基于SOI (Silicon-on-Insulator)的结构，由于埋氧层的存在，可以有效实现体区孔穴积累，增大了读“0”和读“1”之间输出电流差额，即增大了信号裕度(margin)。但基于SOI结构的IT-DRAM主要存在以下三方面问题1、体区电势受体区与源和漏的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0. 3V左右)，这使得读出的信号电流较小。2、自加热效应，由于Si02的热导率远低于Si的热导率，这种浮体式(Floating Body)的IT-DRAM 器件存在不易散热的问题，严重时会导致器件失效。3、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区孔穴产生速率，增大IT-DRAM单元的读写速率。目前，另一种研究得较多的IT-DRAM是基于Nwell埋层的结构1T-DRAM，它不再使用SOI衬底，而使用体硅衬底，在体硅衬底中制备Nwell埋层，这样有效克服了自加热效应。 但这种结构还存在如下问题IAwell埋层需要引出接正电压，以使IT-DRAM的P型体区和 Nwell埋层所存在的PN结反偏，但如果正电压过高，又会造成Nwell埋层和源漏区域的N+ 连通，造成IT-DRAM器件失效。2、由于体区孔穴积累在对衬底一边是依靠一个反偏的PN结来抑制孔穴流失，而PN结存在反偏漏电流，这种孔穴流失抑制效果不如SOI结构来得好，从而减小了 retention time。3、同基于SOI的1T-DRAM结构一样，体区电势受体区与源和漏的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0.3V左右)，这使得读出的信号电流较小。4、同基于SOI的IT-DRAM结构一样，碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区， 以增大碰撞电离效应，增大体区孔穴产生速率，增大IT-DRAM单元的读写速率。
发明内容
为解决上述现有技术中的问题，本发明提供了一种异质结IT-DRAM单元结构，包括硅衬底、空洞层、P型硅层、栅极、源区和漏区，所述P型硅设于空洞层和栅极之间，所述空洞层设于硅衬底和P型硅之间，所述空洞层通过与栅极的自对准设于所述P型硅之下，所述源区为N+型-SipxCx层，其中X为0. 001—0. 1，所述漏区为N+型-SihyGey层，其中y为 0.01-1,所述空洞层上形成碳硅-硅-锗硅异质结。在本发明的一个较佳实施方式中，硅衬底为P型硅衬底。在本发明的一个较佳实施方式中，所述硅衬底与所述源区和漏区连接。本发明还提供了一种制备异质结IT-DRAM单元结构的方法，步骤包括 步骤a、于硅衬底上形成一化合物半导体层；
步骤b、于所述化合物半导体层上形成P型硅层，所述硅衬底、化合物半导体层、P型硅层组成第一复合结构；
步骤C、于所述第一复合结构上形成用于隔离有源区的浅沟槽隔离结构； 步骤d、于所述有源区中之预定位置形成P沟道预制备区域及其上之NMOS器件栅极，并形成所述NMOS器件栅极侧壁之侧墙隔离层，并以上述结构同第一复合结构组成第二复合结构；
步骤e、于所述第二复合结构上形成一掩膜层，并于所述掩膜层上形成图案窗口以暴露所述P沟道预制备区域及其上之NMOS器件栅极；
步骤f、利用所述图案化掩膜层去除所述P沟道预制备区域中预定用于形成源漏区域部分中的物质，直至所述第一复合结构上的所述化合物半导体层被部分去除为止，以形成初始P沟道及其所属之源漏预制备区域，并去除所述图案化掩膜层；
步骤g、去除所述初始P沟道及其所属源漏预制备区域下方属于第一复合结构的化合物半导体层以形成空洞状腔体；
步骤h、形成一氧化层，使所述氧化层覆盖所述空洞状腔体内表面以及所述第一复合结构表面；
步骤i、于所述第二复合结构表面形成一掩膜层，于所述掩膜层上形成图案窗口以暴露所述NMOS器件栅极、初始P沟道所属之源漏预制备区域以及所述图案窗口紧邻的浅沟槽隔离结构之部分；
步骤j、利用所述图案化掩膜层去除所述初始P沟道两侧以及所述初始P沟道所属源漏预制备区域下方的氧化层，并去除所述图案化掩膜层；
步骤k、于所述初始P沟道所属之源漏预制备区域内形成第一半导体层，使所述第一半导体层由所述初始P沟道下方两侧分别部分延伸进入所述空洞状腔体，形成所述初始P沟道下方之空洞层，同时直接掺杂N+型离子；
步骤1、选择性刻蚀去除漏区或源区的第一半导体层，直到硅衬底暴露；
步骤m、在步骤1中去除的漏区或源区进行选择性外延生长第二半导体层，同时直接掺杂N+型离子，并进行退火工艺。在本发明的另一较佳实施方式中，步骤1中选择性刻蚀去除漏区的第一半导体层，步骤k、l中所述第一半导体层为SigCx层，其中X为0. 001-0. 1，步骤m中所述第二半导体层为SipyGey层，其中y为0. 01— 1。在本发明的另一较佳实施方式中，步骤1中选择性刻蚀去除源区的第一半导体层，步骤k、l中所述第一半导体层为SipyGey层，其中y为0.01—1，步骤m中所述第二半导体层为SigCx层，其中χ为0. 001—0. 1。在本发明的另一较佳实施方式中，所述步骤a中所述化合物半导体层为锗硅层。本发明的异质结IT-DRAM单元结构有效的克服了 SOI器件的自加热效应，增大 IT-DRAM的保持时间，增大IT-DRAM单元的读写速率。同时制备方法工艺制程不会对沟道区硅层质量产生影响，工艺简单，与传统体硅CMOS技术完全兼容并兼具SOI的优点。
图1是本发明实施例的IT-DRAM单元结构的结构示意图2是本发明实施例的制备方法步骤a和步骤b完成后的状态结构示意图； 图3是本发明实施例的制备方法步骤c完成后的状态结构示意图； 图4是本发明实施例的制备方法步骤d完成后的状态结构示意图； 图5是本发明实施例的制备方法步骤e完成后的状态结构示意图； 图6是本发明实施例的制备方法步骤f完成后的状态结构示意图； 图7是本发明实施例的制备方法步骤g和步骤h完成后的状态结构示意图； 图8是本发明实施例的制备方法步骤i和步骤j完成后的状态结构示意图； 图9是本发明实施例的制备方法步骤k完成后的状态结构示意图； 图10是本发明实施例的制备方法步骤1完成后的状态结构示意图； 图11是本发明实施例的制备方法步骤m完成后的状态结构示意图。
具体实施例方式如图1中所示的本发明的异质结IT-DRAM单元结构，包括硅衬底1、空洞层71、P 型硅层3、栅极5和源漏区(61、62)。空洞层71设于硅衬底1和P型硅3之间，P型硅3设于空洞层71和栅极5之间。源区61为掺杂有N+型离子的SigCx层，其中χ为0. 001— 0. 1 ；漏区62为掺杂有N+型离子的SipyGey层，其中y为0. Ol-I0空洞层71上的形成碳硅-硅-锗硅异质结构。在本发明中
1、由于栅极下空洞层的存在，与基于SOI的IT-DRAM单元结构具有同样的孔穴积累效果，同时由于源漏端与衬底相连，有效克服了 SOI器件的自加热效应。2、由于N+源漏结构直接通过掺杂形成，有效扩大了 IT-DRAM的栅极下方空穴存储空间，可以有效增大IT-DRAM的保持时间(retention time)。3、使栅极下孔穴存储区域与P型硅衬底通过N+源漏区域完全隔断，有效防止孔穴通过空洞层侧面流失。4、由于采用宽禁带SiC作为源区，有效增大了孔穴势垒，从而有效增大IT-DRAM单元的体电势的变化范围，进而有效增大其阈值电压的变化范围，使得读出的信号电流变大， 即增大了信号裕度(margin)。同时，由于增大了体区与源区之间的孔穴势垒，有效减小了体区与源区之间的漏电流，增大了 IT-DRAM的retention time。5、由于采用窄禁带SiGe作为漏区，增大碰撞电离效应，增大体区孔穴产生速率， 增大IT-DRAM单元的读写速率。本发明的IT-DRAM单元结构有效的克服了 SOI器件的自加热效应，增大IT-DRAM 的保持时间，增大IT-DRAM单元的读写速率。本发明的实施例的制备异质结IT-DRAM单元结构的方法包括以下步骤
如图2所示，步骤a于硅衬底上形成一化合物半导体层，此处硅衬底是P型硅衬底1，化合物半导体层是锗硅层2，锗硅层2的厚度>10nm ；步骤b在锗硅层2上外延生长一层>10nm 的P型硅3，P型硅衬底1与锗硅层2和P型硅层3组成第一复合结构11。如图3所示，步骤c于第一复合结构11上形成用于隔离有源区如有源区51的浅沟槽隔离结构4。如图4所示，步骤d于有源区中之预定位置形成P沟道预制备区域53及其上之 NMOS器件栅极55，并形成NMOS器件栅极55侧壁之侧墙隔离层，并以上述结构同第一复合结构11组成第二复合结构12。如图5所示，步骤e于第二复合结构12上形成一掩膜层91，并于掩膜层91上形成图案窗口以暴露P沟道预制备区域53及其上之NMOS器件栅极55，此步骤可以采用I3R MASK (光阻材料掩膜)或者Hard MASK (硬掩膜)，因为顶层硅较薄，可以使用I3R MASK，当然也可以采用获得等同效果的其他方法，优选的方案是使用光刻胶作为充当掩膜的光阻材料。如图5、图6所示，步骤f利用步骤e中形成的图案化掩膜层去除P沟道预制备区域53中预定用于形成源漏区域部分中的物质，直至第一复合结构11上的锗硅层2被部分去除为止，以形成初始P沟道57及所属之源漏预制备区域61、62，并去除步骤e中形成的图案化掩膜层91，此处可采用DRY ETCH (干法刻蚀)进行去除，当然也可以采用获得等同效果的其他刻蚀方法。如图7所示，步骤g去除初始P沟道57及所属源漏预制备区域61、62下方属于第一复合结构11的锗硅层2以形成空洞状腔体7，此处可采用600 800°C的H2和HCL混合气体，利用次常压化学气相刻蚀法进行选择性刻蚀，其中HCL的分压大于300ΤΟΠ·，当然也可以采用获得等同效果的其他选择性刻蚀技术；步骤h形成一氧化层8，使氧化层8覆盖空洞状腔体7内表面以及第一复合结构11表面，氧化层8的作用是阻止后续制程中P型硅外延时在空洞状腔体7中外延；此处可采用热氧化或者化学汽相淀积法来形成氧化膜，当然也可以采用获得等同效果的其他方法。如图7、图8所示，步骤i于第二复合结构12表面形成一掩膜层92，于掩膜层92 上形成图案窗口以暴露NMOS器件栅极55、初始P沟道57所属之源漏预制备区域61、62以及图案窗口紧邻的浅沟槽隔离结构4之部分，此处掩膜层92为掩膜层为光阻材料掩膜层或者硬掩膜层，用于在掩膜层92上形成图案窗口的方法是光刻，所利用的光刻版与步骤e 中用于形成图案窗口所利用的光刻版相同，并且步骤i中所形成的图案窗口尺寸大于步骤 e所形成的图案窗口的尺寸。步骤j利用图案化掩膜层92去除初始P沟道57两侧以及初始P沟道57所属源漏预制备区域61、62下方的氧化层，并去除图案化掩膜层92，此处采用PLASMA ETCH (等离子刻蚀)技术，当然也可以采用获得等同效果的其他刻蚀技术。如图9所示，步骤k于初始P沟道57所属之源漏预制备区域61、62内形成第一半导体层101，使第一半导体层101由初始P沟道57下方两侧分别部分延伸进入空洞状腔体，形成初始P沟道57下方之空洞层71，当第一半导体层101厚度达到空洞状腔体的厚度后，空洞状腔体被封闭，第一半导体层101将不再侧向进入空洞状腔体，从而有效形成完全自对准的空洞层71 ；此处形成第一半导体层可使用IN SITU (原位)外延和ETCH BACK (回亥丨J)技术，也就是SEG (Selective Epitaxial Growth，选择性外延生长)技术，以使第一半导体层101仅在源漏预制备区域61、62生长，当然也可以采用获得等同效果的其他外延方法。同时直接掺杂N+型源漏掺杂离子；
如图10所示，步骤1中选择性刻蚀去除漏区或源区的第一半导体层101，直到硅衬底暴
露；
如图11中所示，步骤m中选择在步骤1中去除的漏区或源区进行选择性外延生长第二半导体层102，同时直接掺杂N+型源漏掺杂离子，并进行退火工艺。其中步骤k、1、m中，当步骤k中选择性外延生长的第一半导体层为SigCx层，其中X为0. 001-0. 1时，步骤1中即选择性刻蚀去除漏区中的SigCx层，并于步骤m中在漏区进行选择性外延生长SipyGey层，其中y为0. 01— 1。当步骤k中选择性延长的第一半导体层为，其中y为0.01—1时，步骤1 中即选择性刻蚀去除源区中的SipyGey层，并于步骤m中在源区进行选择性外延生长SigCx 层，其中X为0. 001—0. 1。后续工艺同传统CMOS工艺，将源极接地，漏极接Bit Line，栅极接Word Line，形成一个IT-DRAM单元结构，
以上制备方法工艺制程不会对沟道区硅层质量产生影响，工艺简单，与传统体硅CMOS 技术完全兼容并兼具SOI的优点。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种异质结IT-DRAM单元结构，其特征在于，包括硅衬底、空洞层、P型硅层、栅极、 源区和漏区，所述P型硅设于空洞层和栅极之间，所述空洞层设于硅衬底和P型硅之间， 所述空洞层通过与栅极的自对准设于所述P型硅之下，所述源区为N+型-SigCx层，其中 χ为0. 001—0. 1，所述漏区为N+型-SipyGey层，其中y为0. 01— 1，所述空洞层上形成碳硅-硅-锗硅异质结。
2.如权利要求1中所述的异质结IT-DRAM单元结构，其特征在于，所述硅衬底为P型硅衬底。
3.如权利要求1中所述的异质结IT-DRAM单元结构，其特征在于，所述硅衬底与所述源区和漏区连接。
4.制备如权利要求1所述的异质结IT-DRAM单元结构的方法，其特征在于，步骤包括 步骤a、于硅衬底上形成一化合物半导体层；步骤b、于所述化合物半导体层上形成P型硅层，所述硅衬底、化合物半导体层、P型硅层组成第一复合结构；步骤c、于所述第一复合结构上形成用于隔离有源区的浅沟槽隔离结构； 步骤d、于所述有源区中之预定位置形成P沟道预制备区域及其上之栅极，并形成所述栅极侧壁之侧墙隔离层，并以上述结构同第一复合结构组成第二复合结构；步骤e、于所述第二复合结构上形成一掩膜层，并于所述掩膜层上形成图案窗口以暴露所述P沟道预制备区域及其上之栅极；步骤f、利用所述图案化掩膜层去除所述P沟道预制备区域中预定用于形成源漏区域部分中的物质，直至所述第一复合结构上的所述化合物半导体层被部分去除为止，以形成初始P沟道及其所属之源漏预制备区域，并去除所述图案化掩膜层；步骤g、去除所述初始P沟道及其所属源漏预制备区域下方属于第一复合结构的化合物半导体层以形成空洞状腔体；步骤h、形成一氧化层，使所述氧化层覆盖所述空洞状腔体内表面以及所述第一复合结构表面；步骤i、于所述第二复合结构表面形成一掩膜层，于所述掩膜层上形成图案窗口以暴露所述栅极、初始P沟道所属之源漏预制备区域以及所述图案窗口紧邻的浅沟槽隔离结构之部分；步骤j、利用所述图案化掩膜层去除所述初始P沟道两侧以及所述初始P沟道所属源漏预制备区域下方的氧化层，并去除所述图案化掩膜层；步骤k、于所述初始P沟道所属之源漏预制备区域内形成第一半导体层，使所述第一半导体层由所述初始P沟道下方两侧分别部分延伸进入所述空洞状腔体，形成所述初始P沟道下方之空洞层，同时直接掺杂N+型离子；步骤1、选择性刻蚀去除漏区或源区的第一半导体层，直到硅衬底暴露； 步骤m、在步骤1中去除后的漏区或源区进行选择性外延生长第二半导体层，同时直接掺杂N+型离子，并进行退火工艺。
5.如权利要求4所述制备异质结IT-DRAM单元结构的方法，其特征在于，步骤1中选择性刻蚀去除漏区的第一半导体层，步骤k、1中所述第一半导体层为，其中χ为 0. 001—0. 1，步骤m中所述第二半导体层为SihGey层，其中y为0. Ol-I0
6.如权利要求4所述制备异质结IT-DRAM单元结构的方法，其特征在于，步骤1中选择性刻蚀去除源区的第一半导体层，步骤k、l中所述第一半导体层为SipyGey层，其中y为 0. 01—1，步骤m中所述第二半导体层为SigCx层，其中X为0. 001—0. 1。
7.如权利要求4所述制备异质结IT-DRAM单元结构的方法，其特征在于，所述步骤a中所述化合物半导体层为锗硅层。
全文摘要
本发明的异质结1T-DRAM单元结构，包括硅衬底、空洞层、P型硅层、栅极和源漏区，所述空洞层设于硅衬底和P型硅之间，所述P型硅设于空洞层和栅极之间，1T-DRAM单元的源区为N离子和Si1-XCX层，漏区为N离子和Si1-yGey层，所述空洞层上的形成碳硅-硅-锗硅异质结构。其制备方法包括源漏预制备区域内形成第一半导体层，形成空洞层，同时直接掺杂N+型离子；选择性刻蚀去除漏区或源区的第一半导体层，直到硅衬底暴露；选择性外延生长第二半导体层，同时直接掺杂N+型离子，并进行退火工艺。本发明有效地克服了自加热效应，增大1T-DRAM单元的读写速率。同时制备方法工艺简单，与传统体硅CMOS技术兼容性好。
文档编号H01L27/108GK102456692SQ201110386918
公开日2012年5月16日 申请日期2011年11月29日 优先权日2011年11月29日
发明者陈玉文, 黄晓橹 申请人:上海华力微电子有限公司