专利名称：单晶体管dram及其制备方法
技术领域：
本发明一般涉及一种无电容式动态随机存取存储器(Capacitorless DRAM)制备方法，尤其涉及一种绝缘体上碳硅-硅-锗硅异质结单晶体管动态随机存取存储器 (IT-DRAM)及其制备方法。
背景技术：
随着半导体集成电路器件特征尺寸的不断缩小，对于传统单晶体管/单电容(1T/1C)嵌入式(embedded) DRAM单元而言，为了获得足够的存储电容量(一般要求 30父10-15法/单元(fF/cell))，其电容(例如，堆叠式电容(stack capacitor)或深沟槽式电容(de印-trench capacitor))的制备工艺变得越来越复杂，且与逻辑器件工艺的兼容性也越来越差。因此，与逻辑器件兼容性良好的无电容DRAM将会在超大规模集成电路(VLSI) 的高性能嵌入式DRAM领域中有良好发展前景。近年来，IT-DRAM (one transistor dynamic random access memory)因其单兀尺寸只有4F2而成为无电容式DRAM的研究热点。这里，IT-DRAM —般为一个绝缘体上硅(S0I， Silicon-On-Insulator)浮体(floating body)晶体管，当对其体区充电时，即通过体区空穴的积累来完成写“1”操作，这时由于体区空穴的积累造成衬底效应，导致晶体管的阈值电压降低；当对其体区放电时，即通过体漏或者体源PN结正向偏置(forward bias)将其体区积累的空穴放掉来完成写“O”操作，这时衬底效应消失，阈值电压恢复正常。而读操作是读取所述晶体管开启时的源漏电流，由于“1”和“O”状态的阈值电压不同，因此二者的源漏电流也不一样，当源漏电流较大时，即表示读出的是“1”;而当源漏电流较小时，即表示读出的是 “O”。此外，关于IT-DRAM的工作特性在以下论文中有详细描述=Ohsawa, T. ；et al. Memory design using a one-transistor gain cell on SOI (米用绝缘体上 单晶体管增益单元的存储器设计)，Solid-State Circuits, IEEE Journal, Nov2002, Volume 37Issue :11, pages :1510_1522o目前，研究最多的是基于SOI结构的IT-DRAM。由于埋氧层(BOX)的存在，可以有效实现体区空穴的积累，因此，增大了读“O”和读“1”之间输出电流的差额，即增大了信号裕度(margin)。但是，基于SOI结构的IT-DRAM仍存在以下两方面的问题1.体区电势受体区与源区和漏区的空穴势垒限制，也就是说，由于常规硅半导体禁带宽度有限，体区电势的变化受到限制，阈值电压的变化较小(一般只有0. 3V左右)，这使得读出的信号电流较小；2.碰撞电离受体漏势垒控制，因此，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区空穴产生速率，增大IT-DRAM单元的读写速率。此外，现有技术(中国专利，申请号200910088876. 5)也公开了一种采用SiC 作为IT-DRAM的源区和漏区，以提高体源、体漏的空穴势垒，提高信号电流和保持时间(retention time)。但其体漏结碰撞电离效应会因势垒高度上升而受到影响，从而减小了体区空穴的产生速率，降低了 IT-DRAM单元的读写速率。
发明内容
为了克服现有技术的缺陷，本发明的主要目的在于提供一种绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM结构及其制备方法，更具体地，针对VLSI中高性能嵌入式DRAM领域具有良好发展前景的无电容式IT-DRAM单元结构，提出一种体源和体漏分别采用不同异质结的方法，实现体源间的高空穴势垒以抑制“1”状态时体区空穴通过源体PN结流失，从而有效增大IT-DRAM的保持时间；以及实现体漏间的较低势垒以增大碰撞电离效应，从而使载流子产生速率增大，电流增益增大。为实现上述目的，本发明提供了一种单晶体管DRAM制备方法，所述晶体管为NMOS 晶体管，所述方法包括如下步骤绝缘体上硅SOI晶片的P型硅顶层中对应于NMOS晶体管的漏区位置形成P型SiGe外延层；对所述SOI晶片表面进行全局晶片化表面干氧氧化，直到所述P型SiGe外延层中的锗含量达到预设的摩尔比；以及将高浓度N+离子注入所述 NMOS晶体管的源区与所述P型SiGe外延层，形成N型硅源区与N型SiGe漏区，再将C离子注入所述N型硅源区，直到所述N型SiC源区中的碳含量达到预设的摩尔比，形成N型SiC 源区，以形成绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM结构。本发明还提供了一种单晶体管DRAM，包括绝缘体上硅SOI晶片，包括P型硅顶层；N型SiC源区与N型SiGe漏区，形成在所述SOI晶片的P型硅顶层中，所述N型SiGe漏区中锗含量达到预设的摩尔比。综上所述，本发明针对VLSI中高性能嵌入式DRAM领域具有良好发展前景的无电容式IT-DRAM单元结构，提出一种基于P-Si体区(body)+N+-SiC源区+N+-SiGe漏区的 IT-DRAM单元工艺制备方法。由于体与源之间的PN结为P-Si/N+-SiC异质结，SiC是一种宽禁带半导体，其导带和Si的相近，而价带小于硅的价带约OeV 0. 5eV之间(通过调节 SipyCy中Si和C的化学摩尔比来实现不同值)，从而使P-Si和N+-SiC的价带与有一个较大的偏移(offset)，因此，可以有效抑制“ 1 ”状态时体区空穴通过源体PN结流失，从而有效增大IT-DRAM的保持时间。同时，由于漏区采用N+-SiGe,其禁带宽度比Si来得窄，使得 IT-DRAM的碰撞电离效应增大，从而使载流子产生速率增大，电流增益增大，有效降低工作电压。总之，基于P-Si体区+N+-SiC源区+N+-SiGe漏区的IT-DRAM单元结构可以有效地降低工作电压，同时又增大了读“0”和读“1”之间的输出电流的差额，即增大了信号裕度 (margin) 0
图1至图3是示出采用碰撞电离效应的IT-DRAM的读写操作方法的图；图4是示出晶体管处于开启时源漏电流及其差值的图；图5至图15是示出根据本发明实施例的绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM的制备方法中绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM的剖视图。
具体实施方式
下面将详细描述本发明的具体实施例。应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。通常，根据写“1”操作方法的不同，IT-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离(impact-ionization)在体区积累空穴，另一类采用栅致漏极泄漏(GIDL，gate-induced-drain-leakage)效应在体区积累空穴。其中，对于采用碰撞电离效应的1T-DRAM，其读写操作方法如图1至图4所示。图1至图3是示出采用碰撞电离效应的IT-DRAM的读写操作方法的图。如图1所示，在进行写“1”操作中，IT-DRAM单元工作于饱和区时将空穴注入体区中。如图2所示，在进行写“0”操作中，PN结正向偏置，从体区中释放出空穴。如图3所示，在进行读操作中，IT-DRAM单元工作于线性区，使得漏极电流的差值的产生取决于体区积累的空穴的数目(体效应)。图4是示出晶体管处于开启时源漏电流及其差值的图。如图所示，其中，Vgs为晶体管的栅极端和源极端之间的电压，Ids为晶体管的漏极端和源极端之间的电流(即源漏电流)，Itl和I1分别为Vgs达到Vwtoad时读出的“0”状态下的源漏电流和“ 1，，状态下的源漏电流，△ Ids是上述两种状态下源漏电流的差值，且满足以下公式Δ Ids = I1-I0 = f (VWLraad，Δ Vbody, tax，Na)其中，Nwhraai表示读操作时WL所加电压，Δ Vbody表示体区电势差，t。x表示栅氧层厚度，Na表示体区受子(acceptor)浓度，f (VWtoad，AVbody, tax，Na)表示源漏电流的差值的函数，然而，本发明不限于此，任何可以实现本发明的函数均可以应用到本发明。本发明针对VLSI中高性能嵌入式DRAM领域具有良好发展前景的无电容式 IT-DRAM单元结构，提出一种基于P-Si体区(body)+N+-SiC源区+N+-SiGe漏区的IT-DRAM 单元工艺制备方法。由于体区与源区之间的PN结为P-Si/N+-SiC异质结，SiC是一种宽禁带半导体，其导带和Si的相近，而价带小于硅的价带约OeV 0. 5eV之间(通过调节Si^yCy 中Si和C的化学摩尔比来实现不同值)，从而使P-Si和N+-SiC的价带与有一个较大的偏移(offset)，因此，可以有效抑制“ 1，，状态时体区空穴通过源体PN结流失，从而有效增大 IT-DRAM的保持时间。同时，由于漏区采用N+-SiGe,其禁带宽度比Si来得窄，使得IT-DRAM 的碰撞电离效应增大，从而使载流子产生速率增大，电流增益增大，有效降低工作电压。总之，基于P-Si体区+N+-SiC源区+N+-SiGe漏区的IT-DRAM单元结构可以有效地降低工作电压，同时又增大了读“0”和读“1”之间输出电流的差额，即增大了信号裕度。图5至图15是示出根据本发明实施例的绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM的制备方法中绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM的剖视图。如图所示，根据本发明的具体实施例，所述绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM单元结构的制备方法包括如下步骤首先，制备绝缘体上硅(SOI)晶片，由于SOI晶片的制备技术现在已经很成熟，本发明可选用现有的SOI晶片制备技术之一来完成所述步骤。如图5所示，所形成的SOI晶片包括衬底、位于所述衬底上的埋氧层(BOX)以及位于BOX层上的作为SOI晶片的顶层的 P-Si层(即第一导电类型Si层)。
接下来，如图6所示，在所形成的SOI晶片上进行硬掩模(HM，Hard Mask)层沉积， 其中所述硬掩模层一般采用氮化硅，接着，最对所述硬掩模层进行光刻、刻蚀等工艺，以形成具有对应于NMOS晶体管的漏区的漏区窗口的硬掩模层。接着，如图7所示，在漏区窗口中将顶层(即P-Si层)刻蚀到一定程度，使得在 BOX层上方留下一薄层，作为后续SiGe外延层的籽晶层，其中所述薄层可为硅层。接着，如图8所示，基于所述籽晶层进行SiGe选择性外延生长(SEG，selective epitaxial growth)，使外延窗口 (即如上所述的漏区窗口)内生长满Si^Gi5x层。接着，如图9所示，通过湿法刻蚀工艺，去除所述硬掩模层。接下来，如图10所示，进行全局化晶片表面干氧氧化，这里的“全局化晶片表面干氧氧化”是指对Si层和SiGe层表面进行干氧氧化。SihGex层经氧化浓缩(即锗向下浓缩)，并进入下面的硅籽晶层，从而获得浓度更高的锗硅层，并在表面形成S^2层，直到 SihGe5x层中的锗含量达到所需的摩尔比(例如Sia9Geai)后才停止干氧氧化工艺，其中，通过调节这个摩尔比可调节SihGe5x层的禁带宽度，其中，χ越大，禁带宽度越小。接着，如图11所示，通过湿法刻蚀工艺，去除所述表面SiO2层。由于同时对Si层和SiGe层表面进行干氧氧化，因此在去除表面S^2层后，Si层和SiGe层表面也基本在同一平面。接着，如图12所示，通过在位于P-Si体区两侧的绝缘体上硅晶片的P-Si层表面上形成光致抗蚀剂膜(PR)来制备浅槽隔离区，并在所述隔离区之间的区域内进行后续的 PD (Partial D印letion，部分耗尽)NMOS晶体管的制备，直到将N+离子注入到源区和漏区为止；由此得到如图13所示的由N+-Si材料制成的源区和由N+-SiGe材料制成的漏区，其中所述源区和所述漏区分别位于所述P-Si体区的两侧。接下来，如图13所示，通过光刻工艺，开启源区窗口，并进行C离子注入，直到所述源区中的碳含量达到预设的摩尔比(例如Sia99Catll)为止，由此得到如图14所示的由 N+-SiC材料制成的源区，其中，通过调节这个摩尔比可调节N+SipyCy源区和P-Si体区的价带偏移量，其中，y越大，价带偏移量越大，体源空穴势垒越大。接着，如图14所示，通过退火工艺，激活注入的离子，以形成ρ-Si体区+N+SiC源区+N+-SiGe漏区结构。最后，如图15所述，进行同正常NMOS工艺相同的后续工艺，即将源区接地(GND)， 漏区接位线(Bit line, BL)以及栅区接字线(Word line，虬)，从而形成IT-DRAM单元。继续参照图14，在一个实施例中，示出了一种单晶体管DRAM结构，包括包含有P 型硅顶层的绝缘体上硅SOI晶片；以及形成在所述SOI晶片的P型硅顶层中的N型SiC源区与N型SiGe漏区，所述N型SiGe漏区中锗含量达到预设的摩尔比，所述N型SiC源区中碳含量达到预设的摩尔比。在一个实施例中，N型SiGe漏区中的SiGe预设的摩尔比是指，当SiGe以SipxGex 表示时，X的取值范围满足0.01彡x< 1。在一个实施例中，N型SiC源区中的SiC预设的摩尔比是指，当SiC以Si^Cy表示时，y的取值范围满足0. 001彡y < 0. 1。综上所述，本发明的实施例提供的绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM 及其制备方法可以有效增大IT-DRAM的保持时间，降低工作电压，以及同时增大信号裕度。
虽然已参照典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、 而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。
权利要求
1.一种单晶体管DRAM制备方法，所述晶体管为NMOS晶体管，所述方法包括如下步骤 在绝缘体上硅SOI晶片的P型硅顶层中对应于NMOS晶体管的漏区位置形成P型SiGe外延层；对所述SOI晶片表面进行全局晶片化表面干氧氧化，直到所述P型SiGe外延层中的锗含量达到预设的摩尔比；以及将高浓度N+离子注入所述NMOS晶体管的源区与所述P型SiGe外延层，形成N型硅源区与N型SiGe漏区，再将C离子注入所述N型硅源区，形成N型SiC源区，直到所述N型SiC 源区中的碳含量达到预设的摩尔比，以形成绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM 结构。
2.根据权利要求1所述的制备方法，其中在形成P型SiGe外延层时包括以下步骤 对所述SOI晶片的P型硅顶层进行硬掩模层沉积，并形成对应于所述NMOS晶体管的漏区的漏区窗口；将所述漏区窗口中的所述SOI晶片的P型硅顶层刻蚀至留下一薄层，作为所述P型 SiGe外延层的硅籽晶层；以及在所述硅籽晶层上进行SiGe选择性外延生长，使得所述P型SiGe外延层在所述漏区窗口内生长直到与所述SOI晶片的顶层表面在同一平面。
3.根据权利要求2所述的制备方法，还包括以下步骤在形成所述P型SiGe外延层之后，通过刻蚀工艺去除所述硬掩模层。
4.根据权利要求1或2或3所述的制备方法，其中在所述SOI晶片表面进行全局晶片化表面干氧氧化工艺后包括以下步骤通过刻蚀工艺去除在干氧氧化工艺中形成的表面SiO2层。
5.根据权利要求1所述的制备方法，其中所述P型SiGe外延层中的锗含量达到预设的摩尔比是指，当SiGe以SihGi5x表示时，χ的取值范围满足0.01彡χ < 1。
6.根据权利要求1所述的制备方法，其中所述N型SiC源区中的碳含量达到预设的摩尔比是指，当SiC以SipyCy表示时，y的取值范围满足0. 001彡y < 0. 1。
7.一种单晶体管DRAM，包括绝缘体上硅SOI晶片，包括P型硅顶层；N型SiC源区与N型SiGe漏区，形成在所述SOI晶片的P型硅顶层中，所述N型SiGe 漏区中锗含量达到预设的摩尔比，所述N型SiC源区中碳含量达到预设的摩尔比。
8.根据权利要求7所述的单晶体管DRAM，其中所述N型SiGe漏区中的SiGe预设的摩尔比是指，当SiGe以SihGi5x表示时，χ的取值范围满足0.01彡χ < 1。
9.根据权利要求7所述的单晶体管DRAM，其中所述N型SiC源区中的SiC预设的摩尔比是指，当SiC以SipyCy表示时，y的取值范围满足0. 001彡y < 0. 1。
全文摘要
本发明公开了一种单晶体管DRAM及其制备方法，其中，所述晶体管为NMOS晶体管，所述方法包括如下步骤绝缘体上硅SOI晶片的P型硅顶层中对应于NMOS晶体管的漏区位置形成P型SiGe外延层；对所述SOI晶片表面进行全局晶片化表面干氧氧化，直到所述P型SiGe外延层中的锗含量达到预设的摩尔比；以及将高浓度N+离子注入所述NMOS晶体管的源区与所述P型SiGe外延层，形成N型硅源区与N型SiGe漏区，再将C离子注入所述N型硅源区，直到所述源区中的碳含量达到预设的摩尔比，形成N型SiC源区，以形成绝缘体上碳硅-硅-锗硅异质结单晶体管DRAM结构。本发明可以使载流子产生速率增大，电流增益增大，从而有效地降低工作电压，同时增大了信号裕度。
文档编号H01L29/06GK102412204SQ20111039169
公开日2012年4月11日 申请日期2011年11月30日 优先权日2011年11月30日
发明者陈玉文, 黄晓橹 申请人:上海华力微电子有限公司