专利名称：半导体结构及方法
技术领域：
本发明涉及半导体领域，更具体地，涉及半导体结构及方法。
背景技术：
由于集成电路(IC)的发展，半导体工业一直在寻求持续改进IC性能或尺寸。这些改进的重点很多都放在更小的部件尺寸上，以便IC的速度得以提高。通过减小部件尺寸，·IC上的器件(例如，晶体管，二极管，电阻器，电容器等)的密度增大。由于密度的增大，器件之间的距离通常减小，这使得器件之间的电阻和电容更小。因此，阻容(Re)时间常数得以降低。通过减小器件尺寸和增大密度，对材料和处理过程的挑战普遍产生。在某些情况下，通过增大密度，减小了在其中沉积某些材料的容积的尺寸。这种尺寸的减小可以使通常的处理过程和沉积技术无法提供适合的结构。例如，用于填充减小容积的沉积材料可能实际上无法填充该容积。因此，在这些容积中可能出现空隙。如果半导体结构有空隙出现，那么该结构可以是有缺陷的。例如，空隙可以导致泄漏问题发生，从而使得该结构无法使用。因此，对于减小器件尺寸技术而言，结构产量会受到通常的处理过程和沉积技术的负面影响。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一个方面，提供了一种半导体结构，包括至少两个处于衬底上的栅极结构，所述栅极结构限定了处于所述栅极结构之间的凹槽，所述凹槽在垂直方向上限定出深度，所述深度从至少一个所述栅极结构的顶面到所述衬底的顶面下方，所述深度在所述衬底的隔离区域内延伸；处于所述凹槽中的填充材料，所述填充材料具有在所述垂直方向上的第一厚度；以及处于所述凹槽中和填充材料上方的层间介电层，所述层间介电层具有在至少一个所述栅极结构的顶面下方在所述垂直方向上的第二厚度，所述第一厚度大于所述第二厚度。该半导体结构进一步包括处于所述凹槽中的蚀刻停止层，所述层间介电层处于所述蚀刻停止层上方。在该半导体结构中，处于所述凹槽中的层间介电层具有横向宽度，所述横向是从一个所述栅极结构朝向另一个所述栅极结构，所述第二厚度与所述宽度的比等于或小于
I.5;或者所述凹槽具有横向宽度，所述宽度是从一个所述栅极结构到另一个所述栅极结构，所述深度与所述宽度的比等于或大于3 ;或者所述填充材料的顶面高于所述衬底的顶面；或者所述填充材料是氮化硅。根据本发明的另一方面，提供了一种半导体结构，包括第一栅极结构，处于衬底上，所述第一栅极结构至少部分地处于隔离区域上方；第二栅极结构，处于所述衬底上，所述第二栅极结构至少部分地处于所述隔离区域上方，所述隔离区域具有处于所述第一栅极结构和所述第二栅极结构之间的凹槽；填充材料，处于所述凹槽中，所述填充材料具有第一厚度，所述第一厚度在从所述凹槽的底面朝向所述衬底的顶面的第一方向上；以及层间介电层，位于所述第一栅极结构和所述第二栅极结构上方，部分层间介电层位于所述第一栅极结构和所述第二栅极结构之间，所述部分层间介电层具有第二厚度，所述第二厚度在从所述层间介电层的底面到至少一个所述第一栅极结构的顶面的第二方向上，所述第二厚度小于所述第一厚度。在该半导体结构中，所述部分层间介电层具有宽度，所述宽度在从所述第一栅极结构朝向所述第二栅极结构的第三方向上，所述第二厚度与所述宽度的比等于或小于I. 5 ；或者所述凹槽具有宽度，所述宽度在从所述第一栅极结构朝向所述第二栅极结构的第三方向上，所述凹槽的底面与所述第一栅极结构和所述第二栅极结构中至少一个的顶面之间存在距离，所述距离与所述宽度的比等于或大于3 ;或者所述填充材料的顶面高于所述衬底的顶面；或者所述填充材料是氮化硅。该半导体结构进一步包括处于所述第一栅极结构和所述第二栅极结构上方及所述第一栅极结构和所述第二栅极结构之间的蚀刻停止层，所述层间介电层处于所述蚀刻停 止层的上方；或者所述填充材料是氮化硅。根据本发明的又一方面，提供了一种用于形成半导体结构的方法，所述方法包括提供衬底、至少两个处于所述衬底上的栅极结构、均处于所述衬底中的隔离区域上方的所述栅极结构的相应端部、处于所述栅极结构之间的隔离区域中的凹槽；在所述凹槽内和所述栅极结构之间沉积填充材料；以及在所述填充材料和所述栅极结构上方沉积层间介电层，所述层间介电层处于所述栅极结构之间，所述层间介电层具有从至少一个所述栅极结构的顶面到所述栅极结构之间的所述层间介电层的底面的第一距离，所述填充材料具有从所述凹槽的底部到所述填充材料的顶面的第二距离，所述第二距离大于所述第一距离。在该方法中，所述填充材料的沉积包括沿所述栅极结构的相对侧壁和所述凹槽的相对侧壁沉积所述填充材料，直到至少所述填充材料在所述栅极结构的所述相对侧壁和所述凹槽的所述相对的侧壁之间汇合为止；或者硬掩模图案处于所述栅极结构上方，所述填充材料沿所述栅极结构的侧壁沉积，所述方法进一步包括当所述填充材料沿着所述栅极结构的侧壁时，去除所述硬掩模图案。该方法进一步包括去除处于所述栅极结构之间的填充材料的部分；或者在所述栅极结构上方及所述栅极结构之间形成蚀刻停止层，所述蚀刻停止层处于所述填充材料上方，所述层间介电层处于所述蚀刻停止层上方。在该方法中，所述层间介电层在所述栅极结构之间具有宽度，所述宽度在从一个所述栅极结构朝向另一个所述栅极结构的方向上，所述第一距离与所述宽度的比等于或小于I. 5 ;或者所述凹槽具有宽度，所述宽度在从一个所述栅极结构朝向另一个所述栅极结构的方向上，至少一个所述栅极结构的顶面与所述凹槽的底面具有第三距离，且所述第三距离与所述宽度的比等于或大于3 ;或者所述填充材料是氮化硅。
为了可以更好地理解本发明的实施例的详细描述及其技术优点，当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。图I是根据实施例的SRAM结构部分的布局；
图2A和2B是根据实施例在处理过程中的SRAM结构的第一截面图；图3A和3B是根据实施例在处理过程中的SRAM结构的第二截面图；图4A和4B是根据实施例在处理过程中的SRAM结构的第三截面图；图5A和5B是根据实施例在处理过程中的SRAM结构的第四截面图；图6A和6B是根据实施例在处理过程中的SRAM结构的第五截面图；以及图7A和7B是根据实施例在处理过程中的SRAM结构的第六截面图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应所述理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。将根据具体的上下文描述实施例，即，静态随机存储器(SRAM)结构。然而，其他实施例也可以适用于其他半导体结构，诸如，动态随机存储器(DRAM)、逻辑电路等。图IA示出的是SRAM结构的部分的布局。该布局包括衬底中的有源区域10，衬底中的隔离区域12和处于衬底上的栅极结构14。栅极结构14的各个部分和有源区域10结合起来，在SRAM结构中形成晶体管。线A-A是线间截面，由后面的“A”图示出，线B-B是端至IJ端截面，由后面的“B”图示出。图2A和2B示出是处理过程中的SRAM结构。特别地，该处理包括在衬底20中形成隔离区域12。在该实例中，隔离区域12是氧化物，如氧化硅，然而也可以使用其他材料。该隔离区域12可以通过适合的光刻技术在衬底20中蚀刻沟槽并且通过热氧化和/或化学汽相沉积(CVD)在沟漕中形成氧化物或其他材料而形成，然而，也可以使用其他技术，诸如，硅的局部氧化(LOCOS)或可流动沉积。该处理进一步包括在衬底20上方沉积栅极介电层、栅电极层和硬掩模层。该栅极介电层、栅电极层和硬掩模层可以是通过任何适合的技术所沉淀的任何适合的材料。具体在这个实例中，硬掩模层是氧化硅，然而其他材料也可应用于其他的实施例中。该工艺还包括通过适合的光刻技术图案化硬掩模26以及对栅电极层和栅极介电层进行蚀刻(例如，各向异性蚀刻)，从而分别形成栅极24和栅极介电层22。该处理进一步包括沉积隔离件层并沿着栅极24和栅极介电层22的侧壁将该隔离件层图案化成隔离件28。该隔离件层在本实例中是氮化硅(SiN)，然而其他材料也可应用于其他的实施例中并可通过适合的沉积技术沉积而成。可以使用适合的光刻技术图案化该隔离件层。该处理进一步包括在衬底20的有源区域的源极/漏极区中蚀刻凹槽并且在该衬底20的源极/漏极区内外延生长外延区域30。该蚀刻可以是采用适合的光刻技术。该外延区域30可以是通过选择性外延生长法(SEG)、分子束外延法(MBE)或其组合进行外延生长而成的硅锗(SiGe)、磷化硅(SiP)、碳化硅(SiC)等或其组合。根据器件的要求对该结构进行掺杂，包括掺杂轻掺杂源极/漏极(LDD)区域和掺杂源极/漏极区域。一些处理可以包括使用氢氟(HF)酸或类似溶剂的光刻胶剥除步骤或者包括例如在外延生长外延区域30后使用HF酸或类似溶剂的隔离区域12氧化物清洁。在这些步骤中，HF酸或类似溶剂可以去除隔离区域12的裸露区域并且留下高纵横比的第一凹槽32。该第一凹槽32在隔离区域12中且处于栅极结构14两端(端到端)之间。每个栅极结构14均包括隔离件28、栅极电介质22和栅极24。在此所讨论的实例尺寸适用于20纳米(nm)技术节点。应该理解,该尺寸仅为示例，其他尺寸可被用于20nm技术节点结构或不同的技术节点。第一凹槽32具有从大约120nm至大约130nm的深度34，例如，从硬掩模26的顶面到第一凹槽32的底部的大约125nm。第一凹槽32具有从大约30nm至大约35nm的宽度36,例如,端到端方向的隔离件28之间和/或第一凹槽32侧壁之间的约31nm。因此，第一凹槽32具有深度34对宽度36的高纵横比，例如，大于或等于四。作为对比，处于隔离件28之间的距离38在线到线方向上大约是54nm。在图3A和图3B中，填充材料40沉积在该结构上，特别是，在第一凹槽32中。如图3B所示,在该结构上,包括在侧壁上共形地沉积填充材料40,直到至少填充’材料40沿着第一凹槽32中的侧壁汇合在一起使得第一凹槽32被填满。在图3A中的线到线方向上，填充材料40在栅极24之间并没有汇合。该实例中的填充材料40是SiN，并且在其他实施例中，填充材料40可以是碳氮化硅(SiCN)等，或其组合。沉积填充材料40采用了原子层沉积(ALD)，并且在其他实施例中，填充材料40可采用CVD，热炉沉积等，或其组合。在图4A和4B中，去除了栅极24顶面上的硬掩模26以及部分填充材料40。可以通过适合的光刻技术(例如各向异性刻蚀)去除硬掩模26和部分填充材料40。在图4B的端对端的方向上，第一凹槽32仍然保持着填充有至栅极24顶面的填充材料40，并且在图4A的线到线方向上，一些填充材料40共形地处于栅极24之间，但没有汇合。在图5A和5B中，另有部分的填充材料40被去除。如图5A所示，在行线方向上，处于栅极24之间的填充材料40被去除。去除可采用适合的光刻技术，例如，各向异性刻蚀。在图5B的端到端方向上，蚀刻也可以去除第一凹槽32中的部分填充材料40，使得填充材料40的顶面低于栅极24的顶面。填充材料40的顶面可以高于、低于衬底20的顶面或与其共面。在图6A和6B中，蚀刻停止层(ESL) 50在该结构上方形成。共形地沉积该ESL 50，使得ESL 50形成在第一凹槽32的侧壁上，例如，在图6B的端到端方向上形成在隔离件28上，其中，在图5B中填充材料40的部分被去除。该ESL 50也形成在填充材料40的顶面上。本实例中的ESL 50是SiN，而在其他实施例中，ESL50是SiCN等，或其组合。例如，使用CVD、ALD、PVD等，或其组合来沉积该ESL50。ESL50在第一凹槽32中沉积且低于栅极24的顶面，从而产生具有深度46和宽度48的第二凹槽42。第一凹槽32具有深度44的其余部分被填充具有深度44的填充材料40。如上所述，此处讨论的尺寸适用于20nm的技术节点且仅为实例。硬掩模26被去除后，第一凹槽32从栅极24的顶面到第一凹槽32的底面的深度大约是90nm到IOOnmjB95nm。因此，硬掩模26被去除后，第一凹槽32具有深度对宽度36的纵横比，例如，纵横比大于或等于三。第二凹槽42的深度46在大约30nm到35nm之间，并且第二凹槽42的宽度48在大约20nm和25nm之间。填充材料40在第一凹槽32中的深度44是大约60nm和65nm之间。第二凹槽42具有比第一凹槽32低的纵横比。例如，第二凹槽42具有深度46对宽度48的纵横比，约为I. 5。深度46比深度44小得多，例如，大约是深度44的二分之一。在图7A和7B中，层间介电(ILD)层52沉积在该结构上，诸如，在第二凹槽42中。在该实例中的ILD层52是氧化硅，而在其他实施例中，ILD层52可以是碳氧化硅(SiOC)，硼磷硅酸盐玻璃(BPSG)，磷硅酸盐玻璃(PSG)等，或其组合。在该实例中，使用高密度等离子体(HDP)沉积来沉积ILD层52，而在其他实施例中，使用CVD、可流动沉积等，或其组合来沉积ILD层52。实施例可以实现多个优点。首先，当ILD层在凹槽中沉积时，相比较高纵横比的凹槽，处于栅极端的较低纵横比凹槽可以具有更好的凹槽间隙填充特性。因此，栅极端的空隙可以得以避免。其次，在硬掩模去除工艺的过程中，填充材料可对栅极提供额外保护。在硬掩模去除的过程中，填充材料还留在栅极结构的侧壁上，由此提供了进一步的保护从而减小了栅极的损伤。一个实施例是半导体结构。该半导体结构包括至少两个处于衬底上的栅极结构。该栅极结构限定了处于该栅极结构之间的凹槽，且该凹槽在垂直方向上限定有深度。该深度是从至少一个该栅极结构的顶面到该衬底的顶面以下，且该深度在该衬底中的隔离区域内延伸。半导体结构进一步包括凹槽中的填充材料。该填充材料具有在垂直方向上的第一 厚度。该半导体结构还包括在凹槽中以及在填充材料上方的层间介电层。该层间介电层具有在垂直方向上在至少一个该栅极结构的顶面以下的第二厚度。该第一厚度大于该第二厚度。另一个实施例是半导体结构。该半导体结构包括处于衬底上的第一栅极结构和处于该衬底上的第二栅极结构。该第一栅极结构至少部分地处于隔离区域的上方，且该第二栅极结构至少部分地处于该隔离区域的上方。该隔离区域具有处于第一栅极结构和第二栅极结构之间的凹槽。该半导体结构还包括凹槽中的填充材料和处于第一栅极结构和第二栅极结构上方的层间介电层。该填充材料具有第一厚度，且该第一厚度位于从该凹槽的底面朝向该衬底的顶面的第一方向上。部分层间介电层处于第一栅极结构和第二栅极结构之间。该部分层间介电层具第二厚度，且该第二厚度位于从该层间介电层的底面朝向第一栅极结构和第二栅极结构中的至少一个的顶面的第二方向上。该第二厚度小于该第一厚度。另外的实施例是形成半导体结构的方法。该方法包括提供衬底、至少两个处于该衬底上的栅极结构、处于该衬底中的隔离区域上方的该栅极结构的相应端部、处于该栅极结构之间的隔离区域中的凹槽；在凹槽中和栅极结构之间沉积填充材料；以及在填充材料上方和栅极结构上方沉积层间介电层，该层间介电层处于该栅极结构之间，从至少一个栅极结构的顶面到栅极结构之间的层间介电层的底面，该层间介电层具有该第一距离，从凹槽底部到填充材料的顶面，该填充材料具有该第二距离，该第二距离大于该第一距离。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应所述包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。
权利要求
1.一种半导体结构,包括 至少两个处于衬底上的栅极结构，所述栅极结构限定了处于所述栅极结构之间的凹槽，所述凹槽在垂直方向上限定出深度，所述深度从至少一个所述栅极结构的顶面到所述衬底的顶面下方，所述深度在所述衬底的隔离区域内延伸； 处于所述凹槽中的填充材料，所述填充材料具有在所述垂直方向上的第一厚度；以及处于所述凹槽中和填充材料上方的层间介电层，所述层间介电层具有在至少一个所述栅极结构的顶面下方在所述垂直方向上的第二厚度，所述第一厚度大于所述第二厚度。
2.根据权利要求I所述的半导体结构，进一步包括处于所述凹槽中的蚀刻停止层，所述层间介电层处于所述蚀刻停止层上方。
3.根据权利要求I所述的半导体结构，其中，处于所述凹槽中的层间介电层具有横向宽度，所述横向是从一个所述栅极结构朝向另一个所述栅极结构，所述第二厚度与所述宽度的比等于或小于I. 5 ;或者 所述凹槽具有横向宽度，所述宽度是从一个所述栅极结构到另一个所述栅极结构，所述深度与所述宽度的比等于或大于3 ;或者 所述填充材料的顶面高于所述衬底的顶面；或者 所述填充材料是氮化硅。
4.一种半导体结构,包括 第一栅极结构，处于衬底上，所述第一栅极结构至少部分地处于隔离区域上方； 第二栅极结构，处于所述衬底上，所述第二栅极结构至少部分地处于所述隔离区域上方，所述隔离区域具有处于所述第一栅极结构和所述第二栅极结构之间的凹槽； 填充材料，处于所述凹槽中，所述填充材料具有第一厚度，所述第一厚度在从所述凹槽的底面朝向所述衬底的顶面的第一方向上；以及 层间介电层，位于所述第一栅极结构和所述第二栅极结构上方，部分层间介电层位于所述第一栅极结构和所述第二栅极结构之间，所述部分层间介电层具有第二厚度，所述第二厚度在从所述层间介电层的底面到至少一个所述第一栅极结构的顶面的第二方向上，所述第二厚度小于所述第一厚度。
5.根据权利要求4所述的半导体结构，其中，所述部分层间介电层具有宽度，所述宽度在从所述第一栅极结构朝向所述第二栅极结构的第三方向上，所述第二厚度与所述宽度的比等于或小于I. 5 ;或者 所述凹槽具有宽度，所述宽度在从所述第一栅极结构朝向所述第二栅极结构的第三方向上，所述凹槽的底面与所述第一栅极结构和所述第二栅极结构中至少一个的顶面之间存在距离，所述距离与所述宽度的比等于或大于3 ;或者所述填充材料的顶面高于所述衬底的顶面；或者所述填充材料是氮化硅。
6.根据权利要求4所述的半导体结构，进一步包括处于所述第一栅极结构和所述第二栅极结构上方及所述第一栅极结构和所述第二栅极结构之间的蚀刻停止层，所述层间介电层处于所述蚀刻停止层的上方；或者 所述填充材料是氮化硅。
7.一种用于形成半导体结构的方法，所述方法包括提供衬底、至少两个处于所述衬底上的栅极结构、均处于所述衬底中的隔离区域上方的所述栅极结构的相应端部、处于所述栅极结构之间的隔离区域中的凹槽； 在所述凹槽内和所述栅极结构之间沉积填充材料；以及 在所述填充材料和所述栅极结构上方沉积层间介电层，所述层间介电层处于所述栅极结构之间，所述层间介电层具有从至少一个所述栅极结构的顶面到所述栅极结构之间的所述层间介电层的底面的第一距离，所述填充材料具有从所述凹槽的底部到所述填充材料的顶面的第二距离，所述第二距离大于所述第一距离。
8.根据权利要求7所述的方法，其中，所述填充材料的沉积包括沿所述栅极结构的相对侧壁和所述凹槽的相对侧壁沉积所述填充材料，直到至少所述填充材料在所述栅极结构的所述相对侧壁和所述凹槽的所述相对的侧壁之间汇合为止；或者 硬掩模图案处于所述栅极结构上方，所述填充材料沿所述栅极结构的侧壁沉积，所述方法进一步包括当所述填充材料沿着所述栅极结构的侧壁时，去除所述硬掩模图案。
9.权利要求7所述的方法，进一步包括去除处于所述栅极结构之间的填充材料的部分；或者 所述方法进一步包括在所述栅极结构上方及所述栅极结构之间形成蚀刻停止层，所述蚀刻停止层处于所述填充材料上方，所述层间介电层处于所述蚀刻停止层上方。
10.根据权利要求7所述的方法，其中，所述层间介电层在所述栅极结构之间具有宽度，所述宽度在从一个所述栅极结构朝向另一个所述栅极结构的方向上，所述第一距离与所述宽度的比等于或小于I. 5 ;或者 所述凹槽具有宽度，所述宽度在从一个所述栅极结构朝向另一个所述栅极结构的方向上，至少一个所述栅极结构的顶面与所述凹槽的底面具有第三距离，且所述第三距离与所述宽度的比等于或大于3 ;或者 所述填充材料是氮化硅。
全文摘要
一个实施例是半导体结构。该半导体结构包括至少两个处于衬底上的栅极结构。该栅极结构限定了处于该栅极结构之间的凹槽，且该凹槽在垂直方向上限定出深度。该深度是从至少一个该栅极结构的顶面到该衬底的顶面下方，且该深度在该衬底的隔离区域内延伸。该半导体结构进一步包括处于该凹槽中的填充材料。该填充材料具有在垂直方向上的第一厚度。该半导体结构还包括处于该凹槽中和该填充材料上方的层间介电层。该层间介电层具有处于至少一个该栅极结构顶面下方在垂直方向上的第二厚度。该第一厚度大于该第二厚度。本发明还涉及半导体结构及方法。
文档编号H01L23/522GK102983137SQ20111040043
公开日2013年3月20日 申请日期2011年12月5日 优先权日2011年9月2日
发明者柯俊宏, 陈志辉, 黄明杰 申请人:台湾积体电路制造股份有限公司