半导体装置及其制造方法
【专利摘要】本发明的半导体装置，具备设于体区(104)的第二导电类型的接触区(201)，并且接触区(201)包括：与第一欧姆电极(122)接触的第一区域(201a)、和在比第一区域(201a)更深的位置上所配置且与体区(104)接触的第二区域(201b)，第一区域(201a)和第二区域(201b)分别具有至少1个杂质浓度的峰值，第一区域(201a)的杂质浓度的峰值是比第二区域(201b)的杂质浓度的峰值高的值。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本发明涉及半导体装置及其制造方法，特别是涉及碳化硅功率半导体器件。
【背景技术】
[0002]就功率半导体器件而言，其是用于在高耐压下流通大电流的用途的半导体元件，且被期望低损失。另外，最近还在高速反相器上使用功率半导体器件。在这样的用途中也要求高速工作。
[0003]功率半导体器件历来使用硅（Si)基板制作。但是近年来，使用碳化硅（SiC)基板的功率半导体器件受到注目，其开发得以推进（例如，参照专利文献I~4等）。
[0004]碳化硅的材料本身的电介质击穿电压比硅高一个数量级。因此，如果使用碳化硅制作功率半导体器件，即使减薄pn结部和肖特基结部的耗尽层，也能够维持反向耐压。因此，通过减小器件的厚度、提高碳化硅层的掺杂质浓度，能够实现导通电阻低、高耐压且低损失的功率半导体器件。另外，碳化硅的电子饱和速度是硅的大约2倍，能够实现高速工作。
[0005]以下，说明现有的碳化硅功率半导体器件。
[0006]图11所示的碳化硅半导体装置1000，是η型、平面型、纵型的金属-绝缘体-半导体场效应晶体管（metal-insulator-semiconductor field effecttransistor :以下，简称为MISFET)。碳化硅半导体装置1000具备由n+型的SiC构成的半导体基板101。在半导体基板101的主表面上,设有由碳化娃构成的rT型的第一外延层120。在第一外延层120的表层部的规定区域，设有具有规定的深度的P型的体区（阱区）104。第一外延层120的体区104以外的部分为漂移区102。在体区104的表面邻域，设有n+型的杂质区（源区）103。另外，在体区104内，设有接触区201。一般为了降低接触区201的表面的接触电阻以及接触区201本身的电阻，接触区201具有被称为box profile (术7 口 7 τ* 4 > )的从表面大体上浓度固定的杂质特性。以覆盖体区104的表层部分的方式，配置使杂质区103和漂移区102连结的第二外延层105。在第二外延层105的表面，经由栅极绝缘膜107设有栅极电极108。
[0007]以覆盖栅极电极108的方式，在第一外延层120的表面设有层间绝缘膜109。在层间绝缘膜109上设有露出杂质区103和接触区201的接触孔，在接触孔内设有第一欧姆电极（源极）122，还设有配线110。另外，使栅极电极108露出的接触孔设于层间绝缘膜109上，在接触孔内设有配线112。在配线112和栅极电极108之间设有金属硅化物层123。在半导体基板101的背面设有第二欧姆电极（漏极）111。
[0008]在图11所示的半导体装置1000中，通过向第一欧姆电极122和栅极电极108之间外加电压，对栅极绝缘膜107提供电场，在第二外延层105蓄积型沟道41受到感应，而使载流子在第一欧姆电极122和第二欧姆电极111之间流动。
[0009]接触区201例如通过将铝离子注入第一外延层120而被形成。在碳化硅内，作为P型杂质的铝离子几乎不发生热扩散。因此，在形成图11所示的接触区201时采用的方法是，通过在注入能不同的条件下进行多次的离子注入，使深度方向的杂质浓度分布大体上一定(box profile)。
[0010]另ー方面，在专利文献5中提出有ー种方法，其为了降低接触电阻，在注入杂质之后进行氢刻蚀等，由此使杂质的峰值配置在碳化硅表面附近。
[0011]先行技术文献
[0012]专利文献
[0013]专利文献1:特开平10-308510号公报
[0014]专利文献2:专利第3773489号公报
[0015]专利文献3:专利第3784393号公报
[0016]专利文献4:专利第3527496号公报
[0017]专利文献5:特开2001-332508号公报
[0018]接触区201承担着使体区104和第一欧姆电极122处于同电位的作用。另外，因为接触区201内的导电性需要充分确保，所以优选接触区201的杂质浓度高的方法。因此，接触区201按照在深度方向含有均匀的高浓度的杂质、且在接触区201的底面与体区104接触的方式设置。
[0019]一般来说，在碳化硅层中杂质难以扩散。因此，通过在注入能不同的条件下进行多段的离子注入，从而在接触区201的深度方向形成均匀浓度的杂质特性。但是，用于形成接触区201所需要的时间长、且对离子注入机的负荷大这样的课题存在。
[0020]另外，通常，就对p型碳化硅形成良好的欧姆接触而言，比n型碳化硅要难。这是由于在主要的欧姆金属和P型碳化硅之间所形成的势垒，比在欧姆金属和n型碳化硅之间所形成的势垒大。为了对P型碳化硅形成良好的欧姆接触，需要欧姆金属以更高浓度向P型碳化硅注入。但是，杂质对于碳化硅的固溶有极限。另外，若为了提高欧姆金属的扩散而提高退火温度，则晶片的翘曲发生的可能性变高。此外，本申请
【发明者】发现，由于退火导致SiC蒸发、消失等的新课题产生。
[0021]在半导体装置1000中，出于上述理由等，致使第一欧姆电极122和体区104的接触电阻不能降低时，便产生如下这样的问题。以下，对于本申请
【发明者】研究的结果进行说明。
[0022]在图11所示的半导体装置1000中，在第一欧姆电极122和栅极电极108之间外加阈值(Vth)以下的电压(例如0V)时(断开状态)，在JFETCJunction Field-EffectTransistor)区域60，持续有从体区104的两侧延长的耗尽层。为了从该断开状态向接通状态以高速过渡，需要在向第一欧姆电极122和栅极电极108之间外加电压的一瞬间，使JFET区域60的耗尽层缩小而在JFET区域60形成电流通路。
[0023]但是，若对体区104的接触电阻大，则到体区104 —端为止电位传导缓慢，耗尽层的缩小减速。因此，半导体装置1000达到完全接通状态花费时间。即，如图12A所示，成为与存在以体区104之中杂质区103和JFET区域60所夹隔的区域为栅极的寄生晶体管Tl等价的构造，晶体管Tl的开关所需要的时间引起半导体装置1000的开关的延迟。
[0024]另ー方面，如图12B所示，在第一欧姆电极122和栅极电极108之间外加比阈值(Vth)更高的电压(例如20V)时(接通状态)，经由栅极绝缘膜107在第二外延层105上形成蓄积型沟道41，电子流入该蓄积型沟道41。这时，在形成于体区104和漂移区102之间的耗尽层所蓄积的电子也可被利用。由此，通过体区104的电位接近源极电位，耗尽层缩小，JFET区域60的电流路径被形成，成为接通状态。
[0025]这时，通过外电阻的电压下降以使漏极电压为IV至2V左右的方式选择外电阻的值。在此，晶体管断开时，源极电压、体（阱）电压均为0V，漏极电压大约为O至2V。
[0026]但是，若对体区104的接触电阻大，则到体区104 —端为止电位传导缓慢,体电位上升约2. 7V，因为在源极、体区（阱区）、漏极之间所形成的寄生双极（晶体管）T2接通，所以电流从漏极向源极流通。因此，达到完全断开状态要花费时间。
[0027]另外，在专利文献5所示的方法中，依然难以得到与接触金属为低电阻的欧姆接触。通过本申请
【发明者】的研究，其原因在于，为了使杂质的峰值配置在碳化硅表面附近而进行氢刻蚀等以后，碳化硅在表面进一步后退。即，在进行氢刻蚀等之后用于杂质活性化的退火时，碳化硅消失，在接触金属的硅化物工序中碳化硅被消耗，但在专利文献5中未考虑这
些工序。
【发明内容】
[0028]本发明鉴于这样的课题而形成，其目的在于，提供一种能够实现对体区的接触电阻值的降低、并缩短离子注入的处理时间的且可高速工作的半导体装置。
[0029]本发明的半导体装置具备如下：具有主面和背面、且含有碳化硅的第一导电类型的半导体基板；设于所述半导体基板的主面上，且含有碳化硅的第一导电类型的第一外延层；设于所述第一外延层的第二导电类型的体区；按照与所述体区接触的方式设置的第一导电类型的杂质区；设于所述体区的第二导电类型的接触区；与所述接触区接触的第一欧姆电极；设于所述体区的至少一部分的上方的栅极绝缘膜；设于所述栅极绝缘膜上的栅极电极，其中，所述接触区包含与所述第一欧姆电极接触的第一区域、和在比所述第一区域更深的位置所配置且与所述 体区接触的第二区域，所述第一区域和所述第二区域在深度方向分别具有至少I个杂质浓度的峰值，所述第一区域中的所述至少I个杂质浓度的峰值，是比所述第二区域中的所述至少I个杂质浓度的峰值高的值，所述第二区域的底面设置在匕所述杂质浓度的底面深、且比所述体区的底面浅的位置。
[0030]在有的实施方式中，所述第一区域的所述至少I个峰值的值为6X102°cm_3以上、2X IO21Cm 3 以下。
[0031]在有的实施方式中，所述第二区域的所述至少I个峰值的值为5X IO19CnT3以上、2X IO21Cm 3 以下。
[0032]在有的实施方式中，所述第二区域的所述至少I个峰值的值为所述第一区域的峰值的值的1/5以下。
[0033]在有的实施方式中，所述接触区的第二导电类型的杂质的浓度，在与所述第一欧姆电极接触的界面最高。
[0034]在有的实施方式中，在所述第一外延层中所述体区以外的区域为漂移区，所述栅极绝缘膜设置在：所述体区之中位于所述杂质区和所述漂移区之间部分的至少一部分的上方。
[0035]在有的实施方式中，在所述体区之中位于所述杂质区和所述漂移区之间的部分的至少一部分、与所述栅极绝缘膜之间，还设有包含碳化硅的第二外延层。[0036]在有的实施方式中，所述体区之中位于所述杂质区和所述漂移区之间的部分的至少一部分，与所述栅极绝缘膜接触。
[0037]在有的实施方式中,所述第一欧姆电极含有镍娃化物或钛娃化物。
[0038]在有的实施方式中，所述杂质区在所述体区的任意的深度下包围所述接触区。
[0039]本发明的半导体装置的制造方法包括如下エ序:使用具有主面和背面且含有碳化硅的第一导电类型的半导体基板，在所述半导体基板的主面上，形成含有碳化硅的第一导电类型的第一外延层的エ序(a);在所述第一外延层上形成第二导电类型的体区的エ序(b);按照与所述体区接触的方式形成第一导电类型的杂质区的エ序(c);在所述体区内形成第二导电类型的接触区的エ序(d);形成在所述杂质区的主面上接触的第一欧姆电极エ序(e);在所述体区之中的至少一部的上方，形成栅极绝缘膜的エ序(f);在所述栅极绝缘膜上形成栅极电极的エ序(g);在所述半导体基板的背面形成第二欧姆电极的エ序(h)，所述エ序(d)包括如下エ序:通过进行至少I次的离子注入，形成第一区域的エ序(dl);以比所述エ序(dl)中的所述离子注入更大的能量进行至少I次的离子注入，由此形成第二区域的エ序(d2)，并且所述第一区域和所述第二区域分别具有至少I个杂质浓度的峰值，所述第一区域中的所述至少I个杂质浓度，是比所述第二区域中的所述至少I个杂质浓度的峰值高的值，所述第二区域与所述体区接触，所述第二区域的底面配置在比所述杂质区的底面深且比所述体区的底面浅的位置，在所述エ序(e)中，所述第一欧姆电极以与所述第一区域接触的方式形成。
[0040]在有的实施方式中，所述エ序(dl)的离子注入之中的至少I次的注入条件为70keV 以上、IOOkeV 以下，并且 3.6X IO15CnT2 以上、6X IO16CnT2 以下。
[0041]在有的实施方式中，所述エ序(dl)的离子注入之中的至少I次的注入条件为
7.2X IO1W2 以上。
[0042]在有的实施方式中，所述エ序(d2)的离子注入之中的至少I次的注入条件为150keV 以上、200keV 以下，并且 2.8X IO15CnT2 以上 5X IO16CnT2 以下。
[0043]在有的实施方式中，所述エ序(dl)的所述离子注入，以在所述エ序(e)中形成的所述第一欧姆电极的厚度和该相同的注入射程进行。
[0044]根据本发明，能够得到在接触区中与第一欧姆电极接触的位置所配置的第一区域与接触金属良好的欧姆接触。由此，能够降低对体区的接触电阻。因此，能够实现抑制开关工作的延迟，或以高速工作的半导体装置。
[0045]另外，通过使在接触区比第一区域更深的位置所配置的第二区域的杂质峰值的值比第一区域的杂质峰值的值小，能够缩短离子注入エ序所需要的时间。由此，能够减小对离子注入机的负荷，能够使量产性提高。
【专利附图】
【附图说明】
[0046]图1A是模式化地表示本发明的半导体装置的实施方式的剖面图。
[0047]图1B是放大表示图1A所示的体区104的剖面图。
[0048]图1C是放大表示图1A所示的体区104的俯视图。
[0049]图2是模式化地表示接触区201的杂质特性的曲线图。
[0050]图3是表示接触区的峰值浓度与接触电阻的关系的标绘图。还有，图3所示的“ 1.E-Ol ” 意思是 “ I X 10—1”，“ 1.E-02” 意思是 “ I X 10_2，，。即，“ 1.E+X” 意思是 “ I X 10x”。
[0051]图4是模式化地表示第一区域201a、第二区域201b和体区104的杂质特性的曲线图。
[0052]图5A是表示图1A所示的半导体装置的制造エ序的剖面图。
[0053]图5B是表示图1A所示的半导体装置的制造エ序的剖面图。
[0054]图5C是表示图1A所示的半导体装置的制造エ序的剖面图。
[0055]图6A是表示图1A所示的半导体装置的制造エ序的剖面图。
[0056]图6B是表示图1A所示的半导体装置的制造エ序的剖面图。
[0057]图6C是表示图1A所示的半导体装置的制造エ序的剖面图。
[0058]图7A是表示图1A所示的半导体装置的制造エ序的剖面图。
[0059]图7B是表示图1A所示的半导体装置的制造エ序的剖面图。
[0060]图8A是表示图1A所示的半导体装置的制造エ序的剖面图。
[0061]图8B是表示图1A所示的半导体装置的制造エ序的剖面图。
[0062]图9A是表示图1A所示的半导体装置的制造エ序的剖面图。
[0063]图9B是表示图1A所示的半导体装置的制造エ序的剖面图。
[0064]图10是表示实施方式的沟槽型MISFET的构造的剖面图。
[0065]图11模式化地表示现有的半导体装置的剖面图。
[0066]图12A是模式化地表示使现有的半导体装置处于接通状态时所产生的等效电路的图。
[0067]图12B是模式化地表示使现有的半导体装置处于断开状态时所产生的等效电路的图。
【具体实施方式】
[0068]以下，ー边參照附图，一边说明本发明的实施方式。在以下的附图中，对于与现有的半导体装置的构成要素具有实质上相同的功能的构成要素附加相同的參照符号。本发明不受以下的实施方式限定。另外，第一导电类型是n型和p型的任意ー种都可以，这种情况下，第二导电类型为P型或n型。
[0069]图1A模式化地表示作为本发明的半导体装置的实施方式的半导体装置100的剖面构造。半导体装置100包括:具有主面IOla和背面101b、且含有碳化硅的第一导电类型的半导体基板101。在半导体基板101的主面IOla上，设置了具有比半导体基板101低的杂质浓度、且由碳化娃构成的第一导电类型的第一外延层120。在第一外延层120上,设有第二导电类型的体区104，在体区104内还设有第一导电类型的杂质区103。第一导电类型的杂质区103的杂质浓度，比半导体基板101的杂质浓度高。第一外延层120之中的、体区104以外的区域为漂移区102。因此，漂移区102的杂质浓度比半导体基板101的杂质浓度低。
[0070]更具体地说，在从第一外延层120的上表面120a至规定的深度为止的区域设有体区104，在体区104内，在从上表面120a至规定的深度为止的区域设有杂质区103。杂质区103的底部(底面)103b比体区104的底部的位置浅，杂质区103没有从体区104突出。体区104和杂质区103在第一外延层120的上表面120a露出。[0071]图IB是体区104的放大剖面图。如图IB所示，在体区104设有第二导电类型的接触区201。接触区201被分为：与第一欧姆电极122接触的第一区域201a;和在比第一区域201a深的位置上所配置、且与体区104接触的第二区域201b。第二区域201b的底面配置在比杂质区103的底面103b深、且比体区104的底面浅的位置。即，接触区201不贯通体区104，第二区域201b的底面由体区104覆盖。
[0072]图IC是体区104的俯视图。如图IC所示，在俯视下，在体区104的内部设有杂质区103，在杂质区103的内部设有接触区201。
[0073]假如接触区201贯通体区104，则在第二导电类型杂质的浓度比体区104高的接触区201和漂移区102之间形成pn结。形成有pn结的区域的第二导电类型杂质的浓度越高，越容易发生接面漏电流。在本实施方式中，接触区201(第二的区域201b)不与漂移区102接触，在体区104和漂移区102之间形成pn结。因此，在本实施方式中，既能够抑制接面漏电流的发生，又能够增大体区104和接触区201的接触面积。因此，能够一边抑制接面漏电流，一边降低体接触电阻（体区104与接触区201之间的电阻值）。
[0074]还有，在图IA至图IC中，以杂质区103和接触区201接触的方式进行设置，但杂质区103和接触区201也可以分离而设。
[0075]以与第一区域201a的至少一部分接触的方式，设置第一欧姆电极122。
[0076]图2是模式化地表示接触区201的杂质特性的曲线图。在图2所示的曲线图中，按注入深度从小到大的顺序，表示3个杂质特性曲线（a)~（C)。例如，曲线（a)的杂质，以能量30keV注入，曲线（b)的杂质，以能量70keV注入，曲线（C)的杂质，以能量150keV注入。
[0077]在图2所示的曲线图中，曲线（a)、(b)的峰值的杂质浓度的值彼此大致相等。
[0078]在实际的半导体装置的制造工序中，存在如下情况，即，在进行用于形成接触区201的杂质的离子注入后，经过退火工序、硅化物工序和蚀刻工序，致使从接触区201的表面至一定深度为止的区域消失，接触区201的表面后退。在图2的曲线图中，横轴的值为O的位置，对应接触区201的表面后退之前的接触区201的表面的位置。接触区201的表面，例如，后退到曲线图的位置A。接触区201的表面后退至位置A时，杂质特性曲线（a)的峰值不存在于接触区201内。在接触区201中的第一区域201a存在杂质特性曲线（b)的峰值，在接触区201中的第二区域201b存在杂质特性曲线（c)的峰值。
[0079]如图2的曲线图所示，在本实施方式中，属于第一区域201a的杂质特性（曲线(b))的峰值，是比属于第二区域201b的杂质特性（曲线（C))的峰值高的值。
[0080]还有，在本实施方式中，以相同的能量进行多次的注入时，同深度下形成具有峰值的多条曲线。这种情况下，在同深度具有峰值的多条曲线的杂质浓度也可以互不相等。例如，曲线（b)和曲线（C)各自存在多条时，优选曲线（b)的各个峰值是比曲线（C)的各个峰值高的值。
[0081]还有，接触区201的后退不需要发生至位置A，可以为不后退，也可以后退至比位置A浅的位置，也可以后退至比位置A深的位置。但是，接触区201的后退，优选至第一区域201a中比存在于最浅位置的杂质特性曲线（a)的峰值位置深、且比存在于最深位置的杂质特性曲线（C)的峰值的位置浅的位置。由此，在实际的制造工序中即使后退量发生偏差，因为能够使表面的浓度大致一定，所以能够抑制接触电阻的偏差。[0082]还有，优选第一区域201a的第二导电类型的杂质浓度，在与第一欧姆电极122接触的界面为最尚。
[0083]图3中表示測量了接触区的第一区域201a的界面的峰值浓度、和在第一区域201a与第一欧姆电极之间的接触电阻的关系的結果。接触电阻的測量通过开尔文模式进行。
[0084]作为测量的对象的试样，形成接触区的杂质的峰值浓度分别为1.8X IO19Cm'2 X IO2W,6 X IO2W3和1.2 X IO21CnT3这4种试样A、B、C和D。对于各个试样A、B、C和D，以30keV、70keV、150keV这三个阶段的注入能进行离子注入。
[0085]在形成试样A(峰值浓度为1.8X1019cm_3)时，注入能30keV时的注入量为1.5X IO14CnT2,注入能70keV时的注入量为3.5X 1014cnT2，注入能150keV时的注入量为
8.4X IO14Cm 2O
[0086]在形成试样B(峰值浓度为2X 102°cm_3)时，注入能30keV时的注入量为5.5X IO14CnT2,注入能70keV时的注入量为1.2X 1015cnT2，注入能150keV时的注入量为
5.5 X IO14Cm 2O
[0087]在形成试样C(峰值浓度为6X 102°cm_3)时，注入能30keV时的注入量为
1.65X 1014cnT2，注入能70keV时的注入量为3.6X 1015cnT2，注入能150keV时的注入量为
8.4X IO14Cm 2O
[0088]在形成试样D(峰值浓度が1.2X1021cnT3)时，注入能30keV时的注入量为
3.3X IO15CnT2,注入能70keV时的注入量为7.2X 1015cnT2，注入能150keV时的注入量为
1.68X1016cm_2。对于各个试样A?D以注入能不同的条件进行多段的离子注入，由此在各个试样A?D中，设置峰值的深度不同的多条杂质特性。通过以上述的条件进行离子注入，在各个试样A?D中，多条杂质特性的峰值的杂质浓度成为大致相等的值。
[0089]如图3所示，在试样B(峰值浓度为2X 102°cm_3)中，接触电阻距目标的
IX KT3Qcm2有ー些不足。在试样C (峰值浓度が6X102°cm_3)中，晶片的测量点之中的大半的接触电阻低于目标值。此外在试样D(峰值浓度为1.2X1021cm_3)中，可知晶片内的全部的接触电阻低于目标值。
[0090]在本实施方式中，接触区201的第一区域201a与第一欧姆电极122接触。在第一区域201a中与第一欧姆电极122接触的部分的杂质浓度为6X 102°cm_3以上、6X 1021cm_3以下。还有，优选接触区201的杂质浓度，在与第一欧姆电极122接触的界面为最高。但是，该条件不一定非要满足，在接触区201与第一欧姆电极122接触的部分的杂质浓度在6X IO20Cm-3以上、6X IO21CnT3以下即可。第一区域201a的杂质特性曲线的峰值也优选为6X IO2W以上、6X IO21CnT3以下。在第一区域201a存在多个峰值时，各个峰值的值的平均值优选为6X IO2ciCnT3以上、6X IO21CnT3以下。
[0091]还有，在本实施方式的半导体装置100的制造エ序中，因为在形成接触区201之后进行退火エ序、硅化物エ序和蚀刻エ序，所以接触区201的表面被除去。预先计算该除去的区域的深度，使杂质浓度的峰值存在干与除去的区域的深度(预测深度)同程度的位置而对杂质进行离子注入。由此，在本实施方式的半导体装置的成品中，能够在接触区201之中与第一欧姆电极122接触的界面附近配置杂质浓度的峰值。
[0092]在本实施方式中，因为在接触区201与第一欧姆电极122接触的部分的杂质浓度高，所以能够降低对体区104的接触电阻。[0093]历来，通过多段的离子注入形成接触区时，以在接触区内多个存在的杂质浓度的峰值大致相等这样的条件进行离子注入。
[0094]通过本申请
【发明者】的研究可知，如果接触区201之中与第一欧姆电极122接触的部分（第一区域201a)的杂质浓度高，则即使提高在接触区201内比第一区域201a深的区域（第二区域201b)的杂质浓度，体区104和第一欧姆电极122之间的电阻也不会显著提高。根据本实施方式，通过降低第二区域201b的杂质浓度，能够缩短离子注入所需要的时间，因此能够减轻对离子注入机的负担，并且能够提高生产率。
[0095]此外，本申请
【发明者】发现，通过由离子注入形成接触区201之后的退火工序、硅化物工序和蚀刻工序等，而使接触区201的表面后退的情况存在。在这样后退产生的情况下，为了提高接触区201与第一欧姆电极122接触的部分的杂质浓度，在本实施方式中，也使第一区域201a比接触区201的表面的后退产生的深度要形成得深。由此，不论接触区201的表面的后退量，都能够确实提高接触区201与第一欧姆电极122接触的部分的杂质浓度。
[0096]例如在第二区域201b最高的杂质浓度（杂质浓度的峰值值）优选具有5 X IO19CnT3以上、6X102°cm_3以下的浓度。第二区域201b存在多个峰值时，各个峰值的值的平均值优选为5 X IO19CnT3以上、6 X IO2tlCnT3以下。通过第二区域201b具有该浓度，能够减少形成第二区域201b时的离子注入所花费的时间，因此能够降低对离子注入机的负荷。
[0097]还有，更优选第二区域201b的峰值的值是第一区域201a的峰值的值的1/5以下。这种情况下，能够在第一区域201a将对于体区104的接触电阻保持得低，并且能够以短时间形成第二区域201b，因此能够更有效地使接触电阻的降低和对离子注入机的负担的减轻并立。
[0098]漂移区102之中的由邻接的体区104所夹隔的区域，称为JFET区域60。在半导体装置100中，进行从设于体区104的杂质区103经过JFET区域60而至半导体基板101的背面IOlb的通路的电流的控制。为此，半导体装置100通过具备：至少在杂质区103和第一外延层120的上表面120a露出的漂移区102的上方、即位于杂质区103与JFET区域60之间的体区104的一部分区域40的上方所设置的栅极绝缘膜107和在栅极绝缘膜107上所设置的栅极电极108，并且通过外加到第一欧姆电极122和栅极电极108之间的电压，进行上述的电流控制。这时，如上述能够使体区104的一部分区域40的电位极快地与第一欧姆电极122的电位一致。因此,对于外加到第一欧姆电极122和栅极电极108之间的电压所对应进行的开关，可以不会发生延迟而使半导体装置100进行工作。
[0099]出于这样的理由，只要由外加到第一欧姆电极122和栅极电极108之间的电压所对应的电流控制是可能的，半导体装置100就可以具备蓄积型沟道，也可以具备反转型沟道。图IA所示的半导体装置100，还具备含有碳化硅的第二外延层105，其设置在位于杂质区103和JFET区域60之间的体区104的一部分区域40与栅极绝缘膜107之间。第二外延层105作为蓄积型沟道发挥作用。一般来说，为了使注入的杂质活性化，需要以1000°C以上，优选以1600°C以上的高温进行退火。但是在此活性化退火之时，碳化硅的表面发生台阶聚束等，招致载流子的迁移率降低。通过形成第二外延层105，能够得到无台阶聚束的平滑的碳化娃表面。
[0100] 本实施方式的半导体装置具有反转型沟道时，不设置第二外延层105。这种情况下，栅极绝缘膜107与位于杂质区103和JFET区域60之间的体区104的一部分区域40直接接触。
[0101]如图1A所示，第二外延层105分别与杂质区103和体区104的一部分区域40电连接。
[0102]以覆盖第一外延层120的上表面120a的方式设置层间绝缘膜109，在层间绝缘膜109上设置使栅极电极108露出的接触孔109a和使第一欧姆电极122露出接触孔109b。
[0103]在接触孔109a内设置配线112，配线112与栅极电极108接触并电连接。在本实施方式中，在配线112和栅极电极108之间设有金属硅化物层123。另外，在接触孔109b内设有配线110，配线110与第一欧姆电极122接触并电连接。在半导体基板101的背面IOlb设有第二欧姆电极111。
[0104]根据本实施方式的半导体装置100，通过在接触区设置杂质浓度高的第一区域201a和浓度比较低的第二区域201b，能够提供一边缩小第一欧姆电极122对体区的接触电阻值、一边降低对离子注入机的负荷、且量产性优异的半导体装置。另外，因为能够縮小接触电阻，所以能够以极快的速度使体区104的电位与第一欧姆电极122的电位一致，从而可以抑制体电位变动的延迟，抑制半导体装置100的开关速度的延迟。
[0105]另外，根据本实施方式，通过设置杂质浓度相对高的第一区域201a，即使杂质的活性化率低，也能够得到充分的载流子浓度。因此，能够降低用于使杂质活性化的退火温度。由此，能够降低晶片翘曲产生的可能性。
[0106]本实施方式的半导体装置100，例如是由SiC半导体构成的功率半导体器件，适用于高耐压、大电流、高速工作用。以下，示出图1A所示的构成的具体的一例。在本实施方式的一例中，第一导电类型是n型，第二导电类型是p型。这种情况下，第一欧姆电极122是源极，第二欧姆电极111是漏扱。另外，杂质区103是源区。在以下的示例中，杂质的浓度满足++> + >-的关系。
[0107]半导体基板101由六方晶系碳化娃构成。半导体基板101的厚度,例如为250 ii m以上、350 iim以下，半导体基板101的杂质浓度，例如为8 X IO18CnT3 (n+)。将杂质浓度设定得低时，也能够将由立方晶系碳化硅构成的基板用于半导体基板101。
[0108]就第一外延层120而言，是在半导体基板101的主面IOla上通过外延生长所形成的SiC层。第一外延层120的厚度，例如为4 ilm?15 ilm，杂质浓度例如为5 X IO15CnT3 (n_)。在半导体基板101和第一外延层120之间，设置其他的外延层(例如，具有6 X IO16CnT3的浓度的SiC层)也可。
[0109]体区104的厚度(即，距上表面120a的深度)，例如为0.5 y m以上、1.0 y m以下，体区104的杂质浓度，例如为1.5 X IO18CnT3 (p_)。另外，杂质区103的厚度(即，距上表面120a的深度)，例如为0.25 u m，杂质区103的杂质浓度，例如为5 X IO19CnT3 (n++)。
[0110]在本实施方式中，体区104与第一欧姆电极122的界面的杂质浓度，例如为
2X 102°cm_3 (p_)。JFET区域60的长度(宽度)，例如为3 u m。
[0111]就第二外延层105而言，其是在第一外延层120上通过外延生长所形成的SiC层，第二外延层105的厚度，例如为30nm以上、150nm以下。体区104的一部分区域40的长度(宽度)例如为0.5iim。
[0112]就栅极绝缘膜107而言，例如由SiO2(ニ氧化硅)构成。厚度例如为70nm。栅极电极108例如由poly-Si (多晶硅)构成，其厚度例如为500nm。第一欧姆电极122，例如由Ni (镍)和Si (硅)的合金构成，其厚度例如为70nm。第一欧姆电极122由Ti (钛)和Si (硅)的合金构成也可。另外，第二欧姆电极111也例如由Ti (钛)和Si (硅)的合金或Ni(镍)和Si(硅)的合金构成，其厚度例如为lOOnm。在第二欧姆电极111上，为了使半导体装置100装配到塑料封装时的软焊容易，也可以沉积Ni和Ag或Ni和Au。
[0113]图4是模式化地表示第一区域201a、第二区域201b和体区104的杂质特性的曲线图。在图4中，第一区域201a、第二区域201b和体区104通过多段的离子注入形成。因此，各个区域201a的杂质浓度(虚线)是大体上ー样的值。在第一区域201a与第二区域201b的边界(第一区域201a的底面)和第二区域201b与体区104的边界(第二区域201b的底面)，相比其他的深度，深度方向的杂质浓度急剧变化。
[0114]接下来，ー边參照图5A至图9B，一边说明本实施方式的半导体装置100的制造方法。图5A至图9B，是用于说明本实施方式的制造方法的エ序截面的模式图。
[0115]首先，为了得到图5A所示的构造，进行以下的エ序。作为半导体基板101，准备n型4H-SiC (0001)基板。该基板例如在〈11-20〉方向上偏斜(offcut) 8°或4。，！!型杂质浓度为I X IO18Cm 3以上、5 X IO19Cm 3以下。
[0116]其次,在半导体基板101的主面IOla上,通过外延生长形成第一外延层120。例如作为原料气体，使用硅烷(SiH4)和丙烷(C3H8)，作为载气使用氢(H2)，作为掺杂气体使用氮(N2)气，通过热CVD法使第一外延层120进行外延生长。第一外延层120的厚度为10 ii m以上，杂质浓度为I X IO15CnT3~I X 1016cm_3o
[0117]接着，在第一外延层120的上表面120a上，沉积注入掩模材料(未图示)，在该注入掩模材料之上形成光致抗蚀剂(未图示)。注入掩模材料例如是SiO2 ( 二氧化硅)。二氧化硅的注入掩模材料，例如使用硅烷(SiH4)和N2O气体，以200W的功率通过等离子体CVD法进行沉积。注入掩模材料的厚度例如为0.5pm以上、l.0ym以下。光致抗蚀剂(未图示)具有规定体区104和JFET区域60的位置和尺寸。光致抗蚀剂例如是感光性有机膜，使用代表性的光刻法形成。光致抗蚀剂的厚度例如为1.5 y m以上、2.0 y m以下。以光致抗蚀剂为掩模，对于注入掩模材料进行各向异性蚀刻，由此形成注入掩模图案72，其后，除去光致抗蚀剂。注入掩模材料的蚀刻，例如通过使用了 CF4气和CHF3气的各向异性干蚀刻法进行。光致抗蚀剂例如通过由氧等离子体进行的灰化加以除去。以下，除非特别说明，否则用于离子注入的注入掩模由同样的方法形成。
[0118]接着，以注入掩模图案72为掩摸，通过将Al+离子80注入第一外延层120，在第一外延层120的上表面120a邻域，形成具有规定的深度的体区104。就离子注入而言，例如，将基板的温度保持在500°C，在30keV至350keV的范围以不同的能量分多次进行。体区104的深度例如为0.5 y m以上、1.0 y m以下。由体区104所夹隔所规定的第一外延层120的上表面120a邻域区域为JFET区域60。本实施方式的JFET区域60的宽度例如为3 y m。另外，第一外延层120之中，未形成体区104的剩下的区域为漂移区102。通过以上的エ序，能够得到图5A所示的构造。
[0119]接着，如图5B所示，以覆盖注入掩模图案72的方式，在第一外延层120的上表面120a沉积注入掩模材料。注入掩模材料例如为poly-Si (多晶硅)，以SiH4为原料气体，通过进行热CVD法而形成。在注入掩模材料之上形成具有规定的图案的光致抗蚀剂(未图示)后，对于注入掩模材料进行各向异性蚀刻，由此形成注入掩模图案71a和71b。图示的。注入掩模图案71b是处于光致抗蚀剂的下方的图案，用于向形成接触区201的区域不导入杂质而设。注入掩模图案71a是注入掩模图案72的侧墙，规定沟道的宽度(长度)。用于各向异性蚀刻的气体例如为Cl2、02、HBr等的混合气体。
[0120]接着，以注入掩模图案72、71a和71b为掩模，朝向第一外延层120的上表面120a注入N+离子(氮离子)或P+离子(磷离子)82，由此形成杂质区103。就离子注入而言，例如将基板101的温度保持在500°C，在30keV至90keV的范围以不同的能量分多次进行。杂质区103的深度例如为0.25 u m。
[0121]接着，如图5C所示，除去注入掩模图案71a、71b和72。注入掩模图案71a和71b例如是氧化膜，因此用HF水溶液除去，注入掩模图案72因为是多晶硅，所以用HF和HNO3和H2O混合液除去。其后，形成注入掩模图案73。
[0122]接着，如图6A所示，以注入掩模图案73为掩模，在体区104注入Al+离子(铝离子)或B+离子(硼离子)84，由此形成接触区201。这时，例如，将基板101的温度保持在500°C，分别以30keV、70keV、150keV的能量进行注入。
[0123]这时，例如通过能量30keV、70keV的注入形成第一区域201a，通过能量150keV的注入形成第二区域201b。
[0124]例如，能量30keV的离子注入以3.3X IO15CnT2进行，能量70keV的离子注入以
7.2X IO15CnT2进行。这时，第一区域201a例如以距表面约70nm的深度形成。在第一区域201a内，以能量30keV和70keV的离子注入的合计的次数的量，存在杂质的峰值。该杂质的峰值为6X IO2ciCnT3以上、6X IO21CnT3以下的浓度。还有，第一区域201a的厚度例如为70nm以上、IOOnm以下。
[0125]用于形成第一区域.201a的离子注入的条件不限于上述的条件。但是，在本实施方式中，优选用于形成第一区域201a的离子注入之中的至少I次，以能量70keV以上、IOOkeV以下并且以剂量(ドーズ量)3.6X1015cnT2以上、6 X IO16CnT2以下的条件进行注入。更优选该离子注入以7.2X IO15Cm-2以上的剂量进行。如果进行满足此条件的离子注入，则即使在制造エ序中接触区201的表面后退，在半导体装置的成品中，也能够使接触区201的表面的杂质浓度处于6X102°cm_3以上、6X IO21CnT3以下的范围内。
[0126]另ー方面，通过能量150keV的离子注入，形成接触区201之中的第二区域201b。例如，能量150keV的离子注入以8X IO16CnT2进行。优选该杂质的峰值的浓度比第一区域201a的杂质的峰值的浓度低。具体来说，第二区域201b的杂质的峰值的平均值为5X IO19CnT3以上、I X IO20CnT3 以下。
[0127]用于形成第二区域201b的离子注入的条件不限于上述的条件。但是，在本实施方式中，用于形成第二区域201b的离子注入之中的至少I次，优选以能量150keV以上、200keV以下并且以剂量2.8X IO15CnT2以上、I X IO16CnT2以下的条件进行。如果进行满足这一条件的离子注入，则与以往相比，能够缩短离子注入所需要的时间。另外，能够确保接触区201所需要的深度。还有，在图5A所示的エ序中，以30keV至350keV的范围内不同的注入能进行用于形成体区104的多次离子注入。用于形成第二区域201b的离子注入，代表性的是，以比用于形成体区104的离子注入的最大注入能的值小的值进行。由此，第二区域201b的杂质浓度的峰值，配置在比体区104中最深位置所配置的杂质浓度的峰值更浅的位置。[0128]接触区201的第一区域201a的深度，优选按照在与之后形成的第一欧姆电极122接触的界面使杂质浓度达到最高的方式決定。第一欧姆电极122通过使金属和碳化硅合金化而形成，这时，与金属的厚度同程度的厚度的碳化硅被合金化(图9A)。还有，通过此合金化，接触区201的表面以与用于形成第一欧姆电极122的金属的厚度同程度的厚度后退之虞存在。例如，如果用于形成第一欧姆电极122的金属的厚度为35nm,则通过合金化,接触区201的表面后退35nm左右之虞存在。这种情况下，可形成厚度70nm左右的第一欧姆电极 122。
[0129]另外，不仅通过该合金化(硅化物化)，通过后面エ序的高温的退火，也有使接触区201的表面的Si的消失发生的情況。此外，通过后エ序的蚀刻(图6C和图8A)，接触区201的表面后退之虞存在。接触区201的表面的后退发生时，其后退例如最大能够发生至50nm的深度。接触区201的第一区域201a的深度，优选比该被除去之虞存在的一定深度的
最大值大。
[0130]接着，在除去注入掩模图案73之后，使半导体基板101 (更准确地说，各层(第一外延层120的各区域))为1000°C以上，在此以1800°C的温度进行活性化退火(エ序的图示省略。)。
[0131]接着，如图6B所示，形成第二外延层105。本实施方式中的第二外延层105由SiC构成。例如，作为原料气体使用硅烷(SiH4)和丙烷(C3H8),作为载气使用氢(H2)，作为掺杂气体使用氮(N2)气，通过进行热CVD法，形成第二外延层105。第二外延层105的杂质浓度，例如为I X IO15CnT3以上、5 X 1015enT3以下,厚度为30nm以上、150nm以下。还有，也可以在第二外延层105的成长的途中导入氮(N2)气，使第二外延层105的一部分达到高浓度。
[0132]接着，如图6C所示，在第二外延层105上形成光致抗蚀剂75之后，以光致抗蚀剂75为掩模，对于第二外延层105进行蚀刻。第二外延层105的蚀刻例如是使用CF4和O2的混合气体的干蚀刻。
[0133]接着，如图7A所示，在除去光致抗蚀剂75之后，在第二外延层105之上形成栅极绝缘膜(SiO2) 107，接着，在栅极绝缘膜107之上形成栅极电极(poly-Si) 108。其后，在该栅极电极108之上，形成光致抗蚀剂(未图示)，对于栅极电极108进行蚀刻，除去光致抗蚀齐U。
[0134]接着，如图7B所示，以覆盖栅极电极108和第二外延层105的方式在第一外延层120之上形成层间绝缘膜109。层间绝缘膜109例如由ニ氧化硅(SiO2)构成，其厚度例如为 lOOOnm。
[0135]接着，如图8A所示，以光致抗蚀剂76作为掩模，对于层间绝缘膜109进行蚀刻。层间绝缘膜109的蚀刻，例如是使用CHF3和O2的混合气体的干蚀刻。
[0136]接着，如图8B所示，在除去光致抗蚀剂76之后，在接触孔109a和接触孔109b内沉积接触金属(钛(Ti)或镍(Ni)) 123a。
[0137]接着，如图9A所示，对接触金属123a进行热处理而实行硅化物化。接着，通过除去未反应接触金属，在接触孔109b内形成第一欧姆电极122，在接触孔109a内的栅极电极108上形成金属硅化物层123。第一欧姆电极122与杂质区103和体区104接触。这时，设于体区104的接触区201与接触金属合金化，成为第一欧姆电极122。接触区201的全部可以与接触金属合金化，也可以剩余一部分。接触金属例如为Ti时，在使Ti沉积后实行950°C的热处理。
[0138]另外，在半导体基板101的背面IOlb沉积金属，进行热处理，由此形成第二欧姆电极111。例如，通过在沉积Ti之后以950°C进行热处理而形成。
[0139]最后如图9B所示，按照与第一欧姆电极122和金属硅化物层123接触的方式，在接触孔109a和109b内分别形成配线112、110，由此半导体装置100完成。
[0140]本发明也能够适用于沟槽型MISFET。图10是表示本实施方式的沟槽型MISFET的构造的剖面图。如图10所示，本实施方式的沟槽型MISFET，具备第一导电类型的碳化硅基板303、和在碳化硅基板303的主面上所设置的漂移层305。在碳化硅基板303和漂移层305之间，设置具有这2个层之间的杂质浓度的碳化硅缓冲层也可。
[0141]在漂移层305的表层，设有第二导电类型的体区306。与体区306接触，配置有第一导电类型的杂质区307和第二导电类型的接触区308。接触区308具有第一区域308a和第二区域308b，具有与图2所示的杂质特性曲线同样的杂质特性曲线。
[0142]在形成沟槽型MISFET的工序中，接触区308的表面也能够后退。具体来说，通过接触腐蚀工序、退火工序、硅化物工序等，接触区308的表面能够后退。该后退的深度合计例如为70nm。在形成接触区308的工序中，第一区域308a的深度优选设定为50nm以上。
[0143]体区306和杂质区307由沟槽331划分。沟槽331按照贯通体区306和杂质区307的方式设置，沟槽331的底面配置在漂移层305内。
[0144]在接触区308和位于其周围的杂质区307之上，设有第一欧姆电极313。第一欧姆电极313例如是由镍、硅和碳构成的合金层或由钛、硅和碳构成的合金层。
[0145]在第一欧姆电极313的周围的杂质区307之上和沟槽331的表面，设有由碳化硅构成的沟道外延层309。沟道外延层309之中与体区306接触的部分，作为MISFET的沟道发挥功能。在沟道外延层309之上，例如设有硅氧化膜的栅极绝缘膜310。在栅极绝缘膜310之上，例如设有多晶硅的栅极电极311。在栅极电极311和栅极绝缘膜310之上，例如设有硅氧化物的层间绝缘膜312。
[0146]在第一欧姆电极313和层间绝缘膜312之上，例如设有铝或其合金层的衰减用电极315。在衰减用电极315之上，设有含氮化硅的绝缘体的保护绝缘膜316。
[0147]在碳化硅基板303的背面，设有背面电极317。背面电极317具有从碳化硅基板303侧起顺次层叠钛/镍/銀的层叠构造，另外，在背面电极317与碳化硅基板303的背面之间设有漏极314。漏极314也与第一欧姆电极313同样，例如是由镍、硅和碳构成的合金层或由钛、硅和碳构成的合金层。还有，在沟槽型MISFET中，沟道外延层309也未必一定设置。
[0148]以上，通过恰当的实施方式说明了本发明，但本发明不限定为上述实施方式而可以进行各种改变。特别是在上述实施方式中，半导体装置具备MISFET构造，但也可以具备绝缘栅极双极晶体管（IGBT)构造。 这种情况下，杂质区是发射区或集电区，第一欧姆电极是发射极或集电极，第二欧姆电极是集电极或发射极。
[0149]产业上的可利用性
[0150]本发明可以适用于使用碳化硅的各种半导体装置，特别是能够适用于可高速工作的功率半导体器件。
[0151]符号说明[0152]40—部分区域
[0153]41蓄积型沟道
[0154]60JFET 区域
[0155]71a，71b，72，73 注入掩模图案
[0156]75，76光致抗蚀剂
[0157]80A1+离子
[0158]82N+离子或P+离子
[0159]84Αl离子或B+离子
[0160]100，1000半导体装置
[0161]101半导体基板
[0162]IOla 主面
[0163]IOlb 背面
[0164]102漂移区
[0165]103杂质区
[0166]104 体区
[0167]105第二外延层
[0168]107栅极绝缘膜（栅极氧化膜)
[0169]108栅极电极
[0170]109层间绝缘膜
[0171]109a，109b 接触孔
[0172]110 配线
[0173]111第二欧姆电极
[0174]112 配线
[0175]120第一外延层
[0176]120a 上表面
[0177]121 沟槽
[0178]122第一欧姆电极
[0179]123金属硅化物层
[0180]123a接触金属
[0181]201接触区
[0182]201a 第一区域
[0183]201b 第二区域
[0184]303碳化硅基板
[0185]304缓冲层
[0186]305漂移层
[0187]306 体区
[0188]307杂质区
[0189]308接触区
[0190]308a 第一区域[0191]308b 第二区域
[0192]309沟道外延层
[0193]310栅极绝缘膜
[0194]311栅极电极
[0195]312层间绝缘膜
[0196]313第一欧姆电极
[0197]314 漏极
[0198]315衰减用电极
[0199]316保护绝缘膜
[0200]317背面电极
[0201]331 沟槽
【权利要求】
1.一种半导体装置，其中，具备: 第一导电类型的半导体基板，其具有主面和背面，且含有碳化硅； 第一导电类型的第一外延层，其设置在所述半导体基板的主面上，且含有碳化硅； 第二导电类型的体区，其设置在所述第一外延层； 第一导电类型的杂质区，其按照与所述体区接触的方式设置； 第二导电类型的接触区，其设置在所述体区； 第一欧姆电极，其与所述接触区接触； 栅极绝缘膜，其设置在所述体区的至少一部分的上方；和 栅极电极，其设置在所述栅极绝缘膜上， 并且，所述接触区包含:与所述第一欧姆电极接触的第一区域、和在比所述第一区域深的位置所配置且与所述体区接触的第二区域， 所述第一区域和所述第二区域在深度方向，分别具有至少I个杂质浓度的峰值， 所述第一区域中的所述至少I个杂质浓度的峰值，是比所述第二区域中的所述至少I个杂质浓度的峰值高的值， 所述第二区域的底面设置在:比所述杂质区的底面深、且比所述体区的底面浅的位置。
2.根据权利要求1所述的半导体装置，其中，所述第一区域中的所述至少I个峰值的值为 6X IO20Cm 3 以上、2X IO21Cm 3 以下。
3.根据权利要求1或2所述的半导体装置，其中，所述第二区域中的所述至少I个峰值的值为 5X IO19CnT3 以上、2X IO21CnT3 以下。
4.根据权利要求1至3中任一项所述的半导体装置，其中，所述第二区域中的所述至少I个峰值的值，是所述第一区域的峰值的值的1/5以下。
5.根据权利要求1至4中任一项所述的半导体装置，其中，所述接触区的第二导电类型的杂质的浓度，在与所述第一欧姆电极接触的界面达到最高。
6.根据权利要求1至5中任一项所述的半导体装置，其中，在所述第一外延层中所述体区以外的区域为漂移区， 所述栅极绝缘膜设置在:所述体区之中位于所述杂质区和所述漂移区之间的部分的至少一部分的上方。
7.根据权利要求6所述的半导体装置，其中，在所述体区之中位于所述杂质区和所述漂移区之间的部分的至少一部分、与所述栅极绝缘膜之间，还设有包含碳化硅的第二外延层。
8.根据权利要求6所述的半导体装置，其中，所述体区之中位于所述杂质区与所述漂移区之间的部分的至少一部分，与所述栅极绝缘膜接触。
9.根据权利要求1至8中任一项所述的半导体装置，其中，所述第一欧姆电极含有镍硅化物或钛硅化物。
10.根据权利要求1至9中任一项所述的半导体装置，其中，所述杂质区在所述体区的任意的深度下包围所述接触区。
11.一种半导体装置 的制造方法，其中，包括如下エ序: 使用具有主面和背面且含有碳化硅的第一导电类型的半导体基板，在所述半导体基板的主面上，形成含碳化硅的第一导电类型的第一外延层的エ序(a)；在所述第一外延层上形成第二导电类型的体区的工序（b)； 按照与所述体区接触的方式形成第一导电类型的杂质区的工序（c)； 在所述体区内形成第二导电类型的接触区的工序（d)； 形成在所述杂质区的主面上接触的第一欧姆电极的工序（e)； 在所述体区之中的至少一部分的上方，形成栅极绝缘膜的工序（f); 在所述栅极绝缘膜上形成栅极电极的工序（g); 在所述半导体基板的背面形成第二欧姆电极的工序（h)， 所述工序（d)包括工序：通过进行至少I次的离子注入，形成第一区域的工序（dl);以比所述工序（dl)的所述离子注入更大的能量进行至少I次的离子注入，从而形成第二区域的工序(d2)， 所述第一区域和所述第二区域分别具有至少I个杂质浓度的峰值， 所述第一区域中的所述至少I个杂质浓度，是比所述第二区域中的所述至少I个杂质浓度的峰值高的值， 所述第二区域与所述体区接触，所述第二区域的底面配置在：比所述杂质区的底面深且比所述体区的底面浅的位置， 在所述工序（e)中，所述第一欧姆电极以与所述第一区域接触的方式形成。
12.根据权利要求11所述的半导体装置的制造方法，其中，所述工序（dl)中的离子注入之中的至少I次的注入条件为：70keV以上、IOOkeV以下，并且3. 6X 1015cm_2以上、：6X IO16Cm 2 以下。
13.根据权利要求12所述的半导体装置的制造方法，其中，所述工序（dl)中的离子注入之中的至少I次的注入条件为7. 2X IO1W2以上。
14.根据权利要求11至13中任一项所述的半导体装置的制造方法，其中，所述工序（d2)中的离子注入之中的至少I次的注入条件为：150keV以上、200keV以下，并且：2.8 X IO15Cm 2 以上、5 X IO16Cm 2 以下。
15.根据权利要求11至14中任一项所述的半导体装置的制造方法，其中，所述工序(dl)中的所述离子注入，以在所述工序（e)中形成的所述第一欧姆电极的厚度和该相同的注入射程进行。
【文档编号】H01L29/78GK103477439SQ201180026176
【公开日】2013年12月25日 申请日期:2011年8月29日 优先权日:2010年9月6日
【发明者】工藤千秋, 庭山雅彦, 池上亮 申请人:松下电器产业株式会社