专利名称：A/d转换器、a/d转换方法、固态成像元件和相机系统的制作方法
技术领域：
本发明涉及能够应用于CMOS图像传感器等的固态成像元件等的A/D转换器、A/D转换方法、固态成像元件和相机系统。
背景技术：
提出CMOS图像传感器，其具有作为以二维对准的多个像素提供的像素阵列部分，对每个像素列顺序地读出从像素阵列部分的每个像素读取的像素信号，关于每个列信号进行⑶S处理等，并转换和输出图像信号。列并行输出型CMOS图像传感器是占主导地位的，该传感器有对每个像素具有浮动扩散(FD)层的FD放大器并且，其中，通过从像素阵列当中选择一行并同时在列方向上读出所选择的行来进行该传感器的输出。这是因为并行处理是有利的，因为在布置在像素中的FD放大器中难以获得足够的驱动能力并且因此需要降低数据速率。关于列并行输出型CMOS图像传感器的像素信号读出(输出)电路，事实上，已经提出各种版本。最先进的一个版本是对每个列提供模数转换器(以下缩写为ADC)并且将像素信号输出为数字信号的类型。安装有这样的列并行型ADC的CMOS图像传感器例如是JP-A-2005-278135所公开的和 ff. Yang 等人于 1999 年 2 月发表在 ISSCCDigest of Technical Papers, pp . 304-304的 “An Integrated 800x600 CMOS ImageSystem，，。图I是图示安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的框图。如图I所示，固态成像元件I具有像素部分2、垂直扫描电路3、水平传输扫描电路4和从一组ADC形成的列处理电路组5。另外，固态成像元件I具有数模转换器(以下缩写为DAC)6和放大器电路(S/A)7。由单元像素21配置像素部分2，该单元像素2包括光电二极管(光电转换元件)和像素内放大器，其以矩阵形状(列行形状)布置。在列处理电路组5中，形成每个列的ADC的多个列处理电路51是列并行的。列处理电路(ADC) 51的每个具有将基准信号RAMP (Vslop)与经由垂直信号线从每个行的像素获得的模拟信号比较的比较器51-1，该基准信号RAMP (Vslop)是斜坡波形(RAMP)，其将使用DAC 6产生的基准信号改变为阶梯形状(st印wise shape)。此外，列处理电路51中的每个计数比较器51-1的比较时间并具有保持计数结果的计数器锁存51-2。列处理电路51具有η位数字信号转换功能并对每个垂直信号线(列线)8_1到8_η布置，以便于配置列并行ADC块。计数器锁存51-2的每个的输出例如连接到具有k位宽度的水平传输线9。
另外，对应于水平传输线9布置k放大器电路7。图2是图示图I的电路的时序图的示图。在每个列处理电路(ADC)51中，由对每个列布置的比较器51-1将从垂直信号线8读出的模拟信号(电势Vsl)与例如改变为阶梯形状的基准信号RAMP (Vslop)比较。此时，模拟电势Vsl和基准信号RAMP (Vslop)的电平交叉，并且直到反转比较器51-1的输出之前，使用标准时钟CK由计数器锁 存51-2进行计数。根据此，垂直信号线8的电势(模拟信号)转换为数字信号(AD转换)。此时，配置计数器为全位纹波计数器。对一个读出进行两次AD转换。在第一次，单元像素21的复位电平(P相位)被读出到垂直信号线8 (-1到-η)并且进行AD转换。在每个像素的复位电平P相位中包括变化。在第二次，由每个单元像素21光电地转换的信号被读出(D相位)到垂直信号线8(-1到-η)并且进行AD转换。因为在每个像素的D相位中也存在变化，通过进行(D相位电平-P相位电平)，可以实现相关二重采样(⑶S)。转换为数字信号的信号记录在计数器锁存51-2中，依次通过水平(列)传输扫描电路4经由水平传输线依次读出到放大器电路7，并最终输出。以此方式，进行列并行输出处理。如上所述，在进行普通列并行读出的电压斜坡方法的固态成像元件中，决定AD分辨率的标准时钟CK输入到对全部列行布置的纹波计数器，并且对每个列进行计数操作。但是，存在如下担忧，由于低级位计数器和高级位计数器之间的数据改变点定时，生成位不一致性(或更具体地称为亚稳性)。其结果是，存在进行错误计数的可能性。期待提供能够防止位不一致性，且因此防止错误计数的生成的A/D转换器、A/D转换方法、固态成像元件和相机系统。
发明内容
此处描述具有模数转换器的固态成像器件和模数转换方法。固态成像器件的示例包括位不一致性防止部分，配置为防止低级位锁存部分和高级位计数部分的输出之间的位不一致性。模数转换方法的示例包括防止低级位锁存部分和高级位计数部分的输出之间的位不一致性。
图I是图示安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的框图。图2是图示图I的时序图的示图。图3是图示根据本发明实施例的安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的块图。
图4是更详细地图示在图3中示出的安装有列并行ADC的固态成像元件(CMOS图像传感器)的ADC组的框图。图5图示根据实施例由四个晶体管配置的CMOS图像传感器的像素的示例。图6是根据实施例的A/D转换器的基本配置示例的第一示图。图7是根据实施例的A/D转换器的基本配置示例的第二示图。图8是图示根据实施例的格雷码计数器、低级位锁存部分和高级位纹波计数器的输出的基本布置关系的示图。图9是图示根据实施例的、锁存在低级位锁存部分中的格雷码和高级位纹波计数器的每个计数器输出的示例的示图。图10是描述根据实施例的延迟VCO驱动的示图，该延迟VCO驱动是用于低级位锁 存部分中的锁存处理的优选驱动方法。图11是图示根据实施例的高级侧纹波计数器的具体配置示例的电路图。图12是用于描述在图11的纹波计数器的P相位和D相位之间改变时的数据反转功能的示图。图13是图示为在级联四个纹波计数器的情况下包括输出数据的状态转变的时序图的示例的示图。图14是示意性图示根据实施例的后级信号处理电路的CDS计算处理的示图。图15图示根据实施例的格雷码和二进制码的CDS计算处理的具体示例的示图。图16是图示⑶S处理部分的配置示例的电路图，该⑶S处理部分进行列中的低级位锁存电路的锁存数据的计算处理并进行CDS处理。图17是图示在未提供位不一致性防止电路的情况下的时序图和配置的示图。图18是图示在提供位不一致性防止电路的情况下的时序图和配置的示图。图19是根据实施例描述进位掩蔽信号(carry mask signal)的波形图。图20是图示列处理部分的配置示例的示图，该列处理部分包括根据实施例的进位掩蔽信号生成电路和位不一致性防止电路，该进位掩蔽信号生成电路使用第N-I位生成进位掩蔽信号。图21是图示列处理部分的配置示例的示图，该列处理部分包括根据实施例的进位掩蔽信号生成电路和位不一致性防止电路，该进位掩蔽信号生成电路使用第N-2位生成进位掩蔽信号。图22是图示列处理部分的配置示例的示图，该列处理部分包括根据实施例的进位掩蔽信号生成电路和位不一致性防止电路，该进位掩蔽信号生成电路使用第N-3位生成进位掩蔽信号图23是图示在第N-2位(GC[2])和第N_3位(GC[I])的反转信号用作进位掩蔽信号CMASK的情况下的波形示例的示图。图24是图示数据锁存定时调整电路的配置示例的示图。图25是图示图24的电路的时序图的示图。图26是图示根据发明的实施例的应用固态成像元件的相机系统的配置的示例的示图。
具体实施例方式以下，本发明的实施例将与附图关联并描述。I、固态成像元件的整体配置的示例图3是图示安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的框图。图4是更详细地图示在图3中示出的安装有列并行ADC的固态成像元件(CMOS图像传感器)的主要部分的框图。·如在图3和图4中所示，固态成像元件100具有像素部分110 (其是成像部分)、垂直扫描电路120、水平传输扫描电路130、定时控制电路140和作为像素信号读出部分的列A/D转换器(ADC) 150。另外，配置像素信号读出部分包括垂直扫描电路120等。固态成像元件100具有包括D/A转换器161的DAC和偏置电路160、放大器电路(S/A) 170和信号处理电路180。在这些构成元件之中，像素部分110、垂直扫描电路120、水平传输扫描电路130、列A/D转换器150、DAC和偏置电路160以及放大器电路(S/A) 170由模拟电路配置。并且，定时控制电路140和信号处理电路180由数字电路配置。如稍后将描述的，因为在正常列ADC中的大多数能量消耗由在每个列中的纹波计数器的低级侧位构成，所以实施例的列ADC 150以下列方式配置。列ADC 150采用对每个列锁存N位格雷码计数器的输出码的配置，N位格雷码计数器之一布置在多个列中并且与标准时钟PLLCK同步地进行计数，而不进行每个列的低级侧位的计数操作。根据此，设定AD转换值。在实施例的列ADC 150中，由定时控制电路140的PLL电路生成的标准时钟PLLCK仅输入到一些格雷码计数器的单元。其结果是，可能减少线路上的负载并增加操作频率。同样，在该实施例的列ADC 150中，因为低级位的计数操作不对每个列进行，所以可以抑制能量消耗为很小。在列ADC 150中，关于计数器高级侧位，可以使用计数器输出第N位的代码(时钟)来进行纹波计数操作。根据此，可以以列进行数字⑶S (相关双采样)并且也可以抑制水平传输线的面积。同样，列ADC 150可以采用如下配置通过在列中布置计算器等，甚至关于锁存的低级位以列进行所谓的垂直(V)方向计算。实施例的列ADC 150可以与同步临时分辨率情况下的全位纹波计数器方法比较并抑制能量消耗到大约1/8。在像素部分110中，包括光电二极管(光电转换元件)和像素内放大器的多个单元像素IlOA以二维m行和η列(矩阵形状)布置。单元像素的配置示例图5是图示根据实施例由四个晶体管配置的CMOS图像传感器的像素的示例的示图。单元像素IlOA具有光电二极管111，其是例如光电转换元件。对于一个光电二极管111，单元像素IlOA具有四个晶体管、作为传输元件的传输晶体管112、作为复位元件的复位晶体管113、放大晶体管114和选择晶体管115，它们是有源元件。光电二极管111光转换入射光为对应于光量的电荷量(此处，电子)。传输晶体管112连接在光电二极管111和作为输出节点的浮动扩散FD之间。传输晶体管112通过经由传输控制线LTx施加驱动信号TG到传输晶体管112的栅极(传输栅)来传输由光电二极管111光转换的电子到浮动扩散FD，其中该光电二极管111是光电转换元件。复位晶体管113连接在电压源线LVDD和浮动扩散FD之间。复位晶体管113通过经由复位控制线LRST施加复位RST到复位晶体管113的栅极(传输栅)来复位浮动扩散FD的电势到电压源线LVDD的电势。 浮动扩散FD连接到放大晶体管114的栅极。放大晶体管114经由选择晶体管115连接到垂直信号线116并以像素部分外的恒流源配置源跟随器。随后，经由选择控制线LSEL，施加控制信号(地址信号或选择信号)到选择晶体管115的栅极并且导通该选择晶体管115。当导通选择晶体管115时，放大晶体管114放大浮动扩散FD的电势并输出对应于该电势的电压到垂直信号线116。经由垂直信号线116,从每个像素输出的电压被输出到列ADC 150，该列ADC 150是像素信号读出部分。因为例如传输晶体管112、复位晶体管113和选择晶体管115的每个栅极以行为单元连接，所以关于每个像素的一行并行地同时进行这些操作。对像素布置的每个行单元，连接像素部分110的复位控制线LRST、传输控制线LTx和选择控制线LSEL被连接为一组。由作为像素驱动部分的垂直扫描电路120驱动复位控制线LRST、传输控制线LTx和选择控制线LSEL。在固态成像元件100中，布置生成内部时钟的作为用于顺序读出像素部分110的信号的控制电路的定时控制电路140、控制行地址和行扫描的垂直扫描电路120和控制列地址和列扫描的水平传输扫描电路130。定时控制电路140生成像素部分110、垂直扫描电路120、水平传输扫描电路130、列ADC 150、DAC和偏置电路160以及信号处理电路180的信号处理需要的定时信号。同样，定时控制电路140包括PLL电路141。PLL电路141用在列ADC150的计数操作中，例如，生成具有900MHz频率的标准时钟PLLCK并经由时钟供应线LCK供应给格雷码计数器，对于列ADC 150的多个列布置格雷码计数器之一。在像素部分110中，由于使用线快门的光子累积和释放，对每个像素行光转换图像或屏幕图像，并且输出模拟信号VSL到列ADC 150，其是列处理电路组。在列ADC 150中，在每个列部分中，进行来自像素部分110的模拟信号的AD转换(其使用来自DAC 161的基准信号(斜坡信号)RAMP)和数字CDS，并且输出若干位的数字信号。在水平传输扫描电路130中，进行若干通道的同步并行传输以确保传输速度。在后级信号处理电路180中，进行垂直线缺陷和点缺陷的校正以及信号钳位处理，或者诸如并-串转换、压缩、编码、计算、平均和间歇操作之类的数字信号处理。在实施例的固态成像元件100中，信号处理电路180的数字输出作为对于基带LSI或ISP的输入发送。以下，具有根据实施例的特性配置的列ADC 150的功能和配置将详细描述。2、列ADC的基本配置示例图6和图7是图示根据实施例的列A/D转换器(列ADC) 150的基本配置示例的示
图。 根据实施例的列ADC 150被配置为低级N位和高级M位ADC。根据实施例的列ADC 150被配置为例如低级5位和高级10位ADC。列ADC 150具有包括多个列的多个ADC块151-0到151-P。换而言之，列ADC150被分为多个ADC块，其具有作为一个ADC块的多个列。在列ADC 150中，一个格雷码计数器200-1到200-P布置在每个ADC块150-1到150-P中。该格雷码计数器200-1到200-P用作码转换计数器。在每个列中，布置列处理部分300，其对于每列进行比较处理、低级位锁存和高级位技术操作。列处理部分300具有比较基准信号RAMP (Vslop)和模拟信号VSL的比较器310，该基准信号是斜坡波形(RAMP)，其改变DAC 161生成的倾度，且经由垂直信号线116从每个行线的像素获得该模拟信号VSL。列处理部分300具有有低级N位的低级位锁存部分320，其结束来自比较器310的输出和来自格雷码计数器200-1到200-P的计数结果并锁存计数值。列处理部分300具有有高级M位的高级位计数部分330，其接收距低级位锁存部分320的高级侧最远的低级位锁存电路的锁存输出并进行计数操作。同样，列处理部分300具有位不一致性防止电路340，其防止距高级侧最远的低级位锁存电路和距高级位纹波计数器部分330的低级侧最远的高级位纹波计数器电路的输出之间的位不一致性。另外，由低级位锁存部分320和高级位计数器部分330形成锁存计数部分。同样，由格雷码计数器200和低级位锁存部分320形成第一计数器，并且由高级位计数器部分330形成第二计数器。在实施例中，基准信号RAMP生成为斜坡波形，其中，例如电压值随时间线性地改变。每个列处理部分300的比较器310比较基准信号RAMP和模拟信号VSL，该模拟信号VSL从指定其地址的像素部分110的像素读出到垂直信号线116。此处，比较器310输出高电平的输出信号VC0，直到基准信号RAMP和模拟信号VSL匹配为止，并且当匹配时，输出信号VCO的电平从高电平反转为低电平。在实施例中，借助于作为触发器的比较器310的输出信号VCO的输出电平的反转进行低级位锁存部分320的格雷码GC [O]到GC [4]的锁存操作。3、格雷码计数器的配置示例每个格雷码计数器200生成是作为数字码的N位格雷码GC，并且该格雷码计数器200接收具有示例频率fn (MHz)的标准时钟PLLCK，其通过定时控制电路140的PLL电路141生成并通过时钟供应线LPLLCK传播。形成多个N位格雷码GC作为仅在逻辑“I”和逻辑“O”之间发生I位电平转变的代码。实施例的格雷码计数器200接收具有频率fn的标准时钟PLLCK，进行计数操作，并生成具有划分的频率的5 (=N)位格雷码GC
到GC[4]。格雷码计数器200生成具有最低级频率(1/2) fn的格雷码GC [O]、生成具有频率(l/4)fn的格雷码GC[1]并生成具有频率(1/8) fn MHz的格雷码GC[4]。格雷码计数器200生成具有频率(1/16) fn的格雷码GC[3]并生成具有最高级的格雷码GC [4]。
每个格雷码计数器200对于包括在相同ADC块150_1到150-P中的多个列，供应所生成的格雷码到低级位锁存部分320。格雷码计数器200使用输入标准时钟PLLCK的下降沿生成二进制码PG
到PG [4]，并且生成输入时钟和二进制码PG [O]到PG [4]。然后，使用和标准时钟PLLCK以及反转信号XCK频率相同的时钟CK重新获得每个位的同步，并且输出格雷码GC
到GC[4]。另外，格雷码计数器200具有生成由位不一致性防止电路34使用的进位掩蔽信号CMASK的功能。但是，关于此功能，将随着稍后描述的位不一致性防止电路34进行描述。每个格雷码计数器200对于包括在相同的ADC块150_1到150-P中的多个列，供应所生成的格雷码到低级位锁存部分320。 标准时钟PLLCK的传送在实施例中，采用图7中示出的配置以防止由时钟供应线LCK传送的标准时钟PLLCK 的占空比损坏(duty breakage)。S卩，在来自PLL电路141的输出部分的对于全部列连接的主时钟供应线MLCK中，每一个主反转器MIV和单个CMOS缓冲用作中继器(repeater)。然后，在分叉(branch off)到每个ADC块150_1到150-P的格雷码计数器200的子时钟供应线SLCK中，子反转器SIV选择性地布置为反转电路，从而标准时钟PLLCK由正
逻辑供应。在图7的示例中，因为ADC块150-1的格雷码计数器200_1不经过作为中继器的主反转器MIV，所以子反转器SIV不布置在子时钟供应线SLCK中。因为ADC块150-2的格雷码计数器200-2经过作为中继器的主反转器MIV，所以子反转器SIV布置在子时钟供应线SLCK中。以相同方式配置以下。通过采用这样的配置，在防止具有大概频率fn (MHz)的高速度的标准时钟PLLCK的占空比损坏的同时，可以维持占空比损坏在大概50%并且传输到作为供应目的地的格雷码计数器200。4、低级位锁存部分320和高级位纹波计数器部分330的配置示例。低级位锁存部分320具有以相同列的比较器310的输出到低电平的反转用作触发，而锁存由相同ADC块150-1到150-P的格雷码计数器200生成的格雷码GC[O]到GC[4]的功能。
图8是图示根据实施例的格雷码计数器、低级位锁存部分和高级位纹波计数器的输出的基本布置关系的示图。图9是图示根据实施例的锁存在低级位锁存部分中的格雷码和高级位纹波计数器的每个计数器输出的示例的示图。4. I低级位锁存部分的配置示例布置在每个列中的低级位锁存部分320具有锁存格雷码GC [O]到GC [4]中的每个的低级位锁存电路(LTC) 321-325 (32N)和输入比较器310的输出的比较器输出输入部分(VC0输入部分)326。低级位锁存电路321取出并锁存格雷码计数器200的格雷码GC
。低级位锁存电路322取出并锁存格雷码计数器200的格雷码GC[1]。 低级位锁存电路323取出并锁存格雷码计数器200的格雷码GC [2]。低级位锁存电路324取出并锁存格雷码计数器200的格雷码GC[3]。低级位锁存电路325取出并锁存格雷码计数器200的格雷码GC[4]。然后，通过位不一致性防止电路340，对于高级M位将距高级侧最远的低级位锁存电路325的输出供应给高级位计数器部分330的距低级侧最远的位纹波计数器CT331。同样，低级位锁存电路321到325具有传输和输出在CDS的P相位时的锁存数据到数据传输线LTRF的功能。在此情况下，在后级信号处理电路180中进行P相位数据处理。延迟VCO的驱动图IOA到图IOC是描述根据实施例的延迟VCO驱动的示图，该延迟VCO驱动是用于低级位锁存部分中的锁存处理的优选驱动方法。图IOA示意性地示出一个ADC块的低级位锁存部分。图IOB示出其中未延迟比较器310的输出信号VCO的正常VCO驱动的定时。图IOC示出其中延迟比较器310的输出信号VCO的延迟VCO驱动的定时。如在图IOB中所示，在其中未延迟比较器310的输出信号VCO的正常VCO驱动的情况下，因为锁存是在信号VCO的下降沿的定时，所以直到设定数据为止，在锁存节点ND322切换(toggle)时功率消耗很高。如在图IOC中所示，在其中延迟比较器310的输出信号VCO的延迟VCO驱动的情况下，锁存是在信号VCO的下降沿的定时之后η秒。其结果是，在信号VCO的边沿定时之前可以抑制能量消耗，因为不存在锁存节点ND322的切换。在延迟VCO驱动的情况下，例如，在VCO输入部分326中，可以布置延迟元件和配
置为手动调整。4. 2高级位计数器部分的配置示例高级位计数器部分330经由防止位不一致性的位不一致性防止电路340布置在具有这样的配置的低级位锁存部分320的输出侧上。配置高级位计数器部分330，以使得具有M位(在此示例中M=IO)的纹波计数器(二进制计数器)CT331到CT340连接。纹波计数器CT331到CT340形成为递增/递减(U/D)计数器。如图9中所示，使用距低级侧最远的纹波计数器CT331在格雷码GC[N(=4)]的下降沿的定时计数高级位计数器部分330，该下降沿的定时在距低级位锁存部分320的高级侧最远的低级位锁存电路325中锁存。接着，后级纹波计数器CT332在前级纹波计数器CT331的下降沿的定时计数。以下，以相同的方式，在前级纹波计数器的输出信号的下降沿的定时进行计数操作。纹波计数器的具体配置示例图11是图示根据实施例的高级侧纹波计数器的具体配置示例的电路图。图11的高级侧纹波计数器示出纹波计数器CT331到CT340的普通电路配置。
此处，将纹波计数器CT331作为示例描述。由触发器FF331和在该触发器FF331的时钟输入级中布置的ORNAND门0RNA331来配置纹波计数器CT331。将前级进位输出COUT作为进位输入CIN (时钟输入)在ORNAND门0RNA331的OR门0R331的第一输入端中输入，并且第一外部控制信号HLDCK供应到第二输入端。OR门0R331的输出供应给NAND门NA331的第一输入端，并且第二外部控制信号xRVDCK供应给第二输入端。NAND门NA331的输出连接到触发器FF331的时钟节点ND331。在ORNAND门0RNA331的输出节点ND331是低电平的情况下，在触发器FF331中，输出节点ND332的锁存数据供应到Q输入侧。在该节点ND331是高电平的情况下，在触发器FF331中，输出节点ND332的锁存数据变成Q输入侧电平的反转电平。当在P相位和D相位之间改变时，具有这样配置的纹波计数器CT331具有数据反转功能。图12是描述当在图11的纹波计数器CT331的P相位和D相位之间改变时的数据反转功能的示图。P相位的数据对应于第一数据并且D相位的数据对应于第二数据。图11的纹波计数器CT331从外部直接地控制每个位的时钟线，并且能够通过计数操作(数据反转)所需的上升(Rise)/下降(Fall)沿的唯一的一次增强相加来实现全部位的数据反转。在此示例的情况下，在第一外部控制信号HLDCK保持在高电平的状态下，可以通过将第二外部控制信号xRVDCK从高电平改为低电平来将节点ND331的电平从低电平改为高电平。根据这个，可以反转数据。图13是图示在级联四个纹波计数器的情况下包括输出数据的状态转变的示例时序图的不图。在此示例中，进行递增计数操作，并且在计数值变为“6”之后，在第一外部控制信号HLDCK保持在高电平的状态下，通过将第二外部控制信号xRVDCK从高电平改为低电平来进行数据反转。根据这个，从“_7”起改为递减计数器。以此方式，高级位计数器部分330具有在每列中进行上述位的⑶S处理的功能。
因此，在每个列处理部分300中，低级5 (N)位格雷码GC
到GC[4]中的锁存数据和在高级10 (M)位中对每列由纹波计数器进行的CDS的数据被输出到数据传输线LTRF。经由数据传输线LTRF将数据供应到信号处理电路180并且进行整体⑶S。图14是示意性图示根据实施例的后级信号处理电路的CDS计算处理的示图。图15图示根据实施例的格雷码和二进制码的CDS计算处理的具体示例的示图。如在图14中基本示出的，信号处理电路180输入有作为其中预先进行⑶S的二进制数据的P相位格雷码GC_P[4:0]、D相位格雷码GC_D[4:0]和高级位BIN[14:5]。 信号处理电路180具有转换电路181，其从格雷码转换为二进制码。转换电路181转换P相位格雷码GC_P[4:0]为二进制BC_P[4:0]。转换电路181转换D相位格雷码GC_D[4:0]为二进制BC_D[4:0]。信号处理电路180在相加部分182将高级位BIN[14:5]和D相位二进制BC_D [4:0]相加。然后，信号处理电路180在相减部分183从相加部分182的相加结果S182减去P相位二进制码BC_P[4:0]。接着，通过信号处理电路180在相加部分184将初始值FV (实施例中为32)加到相减部分的相减结果，获得已经进行整体⑶S计算的数据raS_DATA[14:0]。在图15的示例中，从初始复位值-32进行P相位和D相位计数，并且最终，在信号处理电路(Dro) 180中进行低级格雷码的上述⑶S计算。可以如下表达计算公式。 ⑶S数据=二进制数据+D相位格雷码-P相位格雷码+32位即，CDS_DATA[14:0] =BIN[14:5] +BC_D [4:0] -BC_P [4:0] +32另外，可以配置从而低级位锁存电路321-325的锁存数据以列进行计算处理并且进行⑶S处理。图16是图示⑶S处理部分的配置示例的电路图，该⑶S处理部分以列进行低级位锁存电路的锁存数据的计算处理并进行CDS处理。在码锁存部分CLT321到CLT32N (此处，示出直到CLT323)之外，⑶S处理部分327还具有作为递增-递减计数器的触发器FF321、FF322、FF323 (FF324、FF325)。CDS 处理部分 327 具有 2 个输入，NAND 门 NA321、NA322、NA323 (NA324、NA325)和EXOR 门 EX321、EX322 (EX323、EX324)，它们是码转换电路。在处理部分中，锁存在最低级的低级位锁存电路321中的码锁存部分CLT321中的格雷码GC[O]被按照原样地处理为二进制码BD [O]。最低级二进制码BD [O]供应给NAND门NA321的第一输入端。脉冲信号CNTPLS [O]供应给NAND门NA321的第二输入端。NAND门NA321的输出端连接到触发器FF321的端子RCK。另外，触发器FF321的反转输出端XQ连接到其自身的数据输入端D和后级触发器FF322的时钟端。 当锁存数据从“O”变为“ I”时，触发器FF321输出进位。除了最低级位，通过采用在相同级锁存的格雷码GC和前级二进制码BD的异或(EX0R)，将低级位转换为二进制码BD [I]到BD [5]。
S卩，对于在低级位锁存电路322的码锁存部分CLT322中锁存的格雷码GC[I]，使用EXOR门EX321与前级二进制码BD [O]进行EXOR并且转换为二进制码BD [I]。最低级二进制码BD [I]供应给NAND门NA322的第一输入端。脉冲信号CNTPLS [I]供应给NAND门NA322的第二输入端。NAND门NA322的输出端连接到触发器FF322的端子RCK。另外，触发器FF322的反转输出端XQ连接到其自身的数据输入端D和后级触发器FF323的时钟端。当锁存数据从“O”变为“I”时，触发器FF322输出进位。对于在低级位锁存电路323的码锁存部分CLT323中锁存的格雷码GC[2]，使用EXOR门EX322与前级二进制码BD [I]进行EXOR并且转换为二进制码BD [2]。
最低级二进制码BD [2]供应给NAND门NA323的第一输入端。脉冲信号CNTPLS [2]供应给NAND门NA323的第二输入端。NAND门NA323的输出端连接到触发器FF323的端子RCK。 另外，触发器FF323的反转输出端XQ连接到其自身的数据输入端D和后级触发器FF324的时钟端。当锁存数据从“O”变为“I”时，触发器FF323输出进位。以下，也在低级位锁存电路324和325的阶段中，进行类似处理。另外，每次一个脉冲地顺序输入脉冲信号CNTPLS [O]、[I]、[2]、[3]和[4]。5、位不一致性防止电路340的配置示例如之前所述，在列处理部分300中布置位不一致性防止电路340，其防止在距高级侧最远的低级位锁存电路和距高级位计数器部分330的低级侧最远的高级位纹波计数器电路的输出之间的位不一致性。由于下列原因而布置位不一致性防止电路340。在用如实施例中的格雷码和二进制码的复合计数器方法中，存在以下担心，当在格雷码最高级位GC[4]的改变点定时处锁存数据时，生成所谓的亚稳性。当生成亚稳性时，在格雷码最高级位数据(GD)和二进制码最低级位数据BD [5]之间生成数据不一致性。其结果是，存在发生错误计数的可能性。关于这点，将关联图17A和图17B做出描述。图17A和17B是图示在未提供位不一致性防止电路的情况下的时序图和配置的示图。如图17A中所示，在未提供位不一致性防止电路的情况下，当数据在格雷码GC[4]的下降沿改变点锁存时，取决于定时而生成亚稳性。根据这个，在格雷码数据⑶[4]和二进制码数据BD [5]之间不可能获得一致性，并且存在发生32位的数据飞移(data flight)的可能性。S卩，如图17B所示，尽管不存在格雷码数据⑶[4]的下降沿，仍然生成进位(C0UT)，反转高级二进制位BD [5]，并且其结果是，发生数据飞移。图18A和图18B是图示在布置位不一致性防止电路的情况下的时序图和配置的示图。在实施例中，如图18B所示，在位不一致性防止电路340中，使用进位掩蔽信号CMASK临时掩蔽由格雷码数据GD[4]的下降沿生成的进位(COUT)。然后，在掩蔽的解除之后，该进位(COUT)由格雷码数据⑶[4]的值输出。以此方式，在实施例中，通过引入位不一致性防止电路340和进位掩蔽信号CMASK,防止码锁存错误。位不一致性防止电路340具有位不一致性防止锁存电路341。在锁存电路341中，供应进位掩蔽信号CMASK。当进位掩蔽信号CMASK保持在高电平时，锁存电路341掩蔽(停止预定时间段)相应格雷码数据GD [4]的进位COUT的输出。然后，经过了预定时间段并且当进位掩蔽信号CMASK变为低电平时输出进位COUT。 以此方式，在距高级侧最远的低级位锁存电路325的输出通过位不一致性防止电路340停止输出预定时间段之后，对于高级M位将其供应给高级位计数器部分330的纹波计数器CT331 (其距低级侧最远)。图19是描述根据实施例的进位掩蔽信号的波形图。必要的是，进位掩蔽信号CMASK是在格雷码(GC)最高级位的下降沿的定时处于高电平的信号。在格雷码N位的情况下，可以使用最高级位(第N位)下面一个的位(即，第N-I位)的反转信号作为进位掩蔽信号CMASK。对N的全部值都是如此。在此实施例中，等效于格雷码GC[3]的反转信号的信号采用为进位掩蔽信号CMASK0图20是图示列处理部分的配置示例的图示，该列处理部分包括根据实施例的进位掩蔽信号生成电路和位不一致性防止电路340，该进位掩蔽信号生成电路使用第N-I位生成进位掩蔽信号。进位掩蔽信号生成电路350具有NOR门351和缓冲352。在NOR门351中，最高级位(第N位)下面一个的位的格雷码GC[3]供应给第一输入端并且复位信号供应给第二输入端。以此方式，生成进位掩蔽信号CMASK作为等效于格雷码GC[3]的反转信号的信号。在未示出的图20的配置中，位不一致性防止电路340具有串联连接到进位掩蔽信号CMASK的供应线的反转器。由于前级反转器的输出，获得进位掩蔽信号CMASK的反转信号XCMASK，并且由于后级反转器的输出，获得具有与格雷码GC[3]相同相位的进位掩蔽信号CMASK。以此方式，在存在生成亚稳性的可能性的格雷码GC[4]的边沿的附近，由进位掩蔽信号CMASK掩蔽后级进位并且在解除掩蔽时通过GD [4]的值生成进位。配置上述位不一致性防止电路340以仅掩蔽格雷码最高级位GC[4]的上升沿和下降沿当中的下降沿，但是也可以掩蔽两个沿。通过掩蔽两个沿，可以不仅防止在下降改变点期间生成的亚稳性也防止在上升改变点期间生成的亚稳性。在掩蔽一个沿的上述配置中，在格雷码N位的情况下，描述可以使用最高级位(第N位)下面一个的位(即，第N-I位(G[3]))的反转信号作为进位掩蔽信号CMASK的示例。在实施例中，可以使用比第N-I位(G[3])更低级的第N-2位(GC[2]或第N_3位(GC[1]))的反转信号作为进位掩蔽信号CMASK。然后，使用该第N-2位(GC[2]或第N-3位(GC[1]>)的反转信号，可以掩蔽格雷码最高级位GC[4]的上升沿和下降沿两者。以下，描述第N-2位(GC[2]或第N_3位(GC[1])的反转信号用作进位掩蔽信号CMASK的示例。图21是图示列处理部分的配置示例的图示，该列处理部分包括根据实施例的进位掩蔽信号生成电路和位不一致性防止电路，该进位掩蔽信号生成电路使用第N-2位生成进位掩蔽信号。图22是图示列处理部分的配置示例的图示，该列处理部分包括根据实施例的进位掩蔽信号生成电路和位不一致性防止电路，该进位掩蔽信号生成电路使用第N-3位生成进位掩蔽信号·图23是图示在第N-2位(GC[2])和第N_3位(GC[I])的反转信号用作进位掩蔽信号CMASK的情况下的波形示例的示图。此处，作为电路操作的假设，下一级二进制计数器在下降沿操作，并且掩蔽信号在高电平进行掩蔽操作且通过在低电平的操作进行锁存。图21的进位掩蔽信号生成电路350A具有NOR门351和缓冲352。在N0R351中，最高级位(第N位)下面两位的位(N_2)的格雷码GC [2]供应给第一输入端并且复位信号供应给第二输入端。生成在此情况下的进位掩蔽信号CMASK (2)作为等效于如图23中所示的格雷码GC[2]的反转信号的信号。图22的进位掩蔽信号生成电路350B具有NOR门351和缓冲352。在NOR 351中，最高级位(第N位)下面三位的位(N_3)的格雷码GC[1]供应给第一输入端并且复位信号供应给第二输入端。生成在此情况下的进位掩蔽信号CMASK (I)作为等效于如图23中所示的格雷码GC[1]的反转信号的信号。以此方式，也可以使用作为比第N-I位(GC[3])低的级的第N_2位(GC [2])和第N-3位(GC[1])的反转信号作为进位掩蔽信号CMASK⑵和CMASK(3)的边沿。此处，存在进位掩蔽信号CMASK(2)和CMASK(I)对越低级位有越短掩蔽时段的趋势。因为当掩蔽时段较短时产生掩蔽处理的亚稳性防止的性能下降的负面效果，所以期待形成延伸如图23中的附图标记MSMASK所示的掩蔽时段的掩蔽信号。图23中的掩蔽信号MSMASK将由第N-2位(GC[2])的反转信号形成的掩蔽信号CMASK(2)的下降沿延伸到第N-I位(G[3])的下降沿。根据逻辑公式(祖祖51(=/6([2]&(6([3]1(^ GC[4]))形成此情况下的掩蔽信号MSMASK。此处，“/”表示反转。同样，也可以通过数据锁存定时调整来防止亚稳性的生成，而不提供位不一致性防止电路340。图24是图示数据锁存定时调整电路的配置示例的示图。
图25是图示图24的电路的时序图的示图。数据锁存定时调整电路360布置在例如VCO输入部分326中。数据锁存定时调整电路360将比较器310的输出信号VCO (其用在距高级侧最远的低级位锁存电路325的锁存操作中)与格雷码数据GD的电平(即，低级位锁存电路325的锁存节点ND332的信号)同步。同样，具有延迟与格雷码数据GD同步的信号VCO的功能，从而在格雷码GC的改变的定时不进行锁存并供应其到低级位锁存电路325。数据锁存定时调整电路360具有同步锁存电路361和362以及延迟部分363。 同步锁存电路361具有与格雷码数据信号GD同步地锁存并输出信号VCO的功能。同步锁存电路362具有与格雷码数据信号GD的反转信号同步地锁存并输出信号VCO的功能。当同步锁存电路361进行信号VCO的输出时，同步锁存电路362的输出保持在高阻抗(Hi-Z)。以同样的方式，当同步锁存电路362进行信号VCO的输出时，同步锁存电路361的输出保持在高阻抗(Hi-Z)。延迟部分363延迟信号VC0，其通过同步锁存电路361和362与格雷码数据信号同步并且延迟，从而在格雷码GC的改变的定时不进行锁存并供应其到低级位锁存电路325。由一个或多个延迟元件DLY形成延迟部分363并且其通过元件的数量或延迟元件的延迟值来调整信号VCO的延迟量。以此方式，与格雷码同步并由数据锁存定时调整电路360给出延迟的同步和延迟锁存信号(VC0_delay)用作锁存信号，并设定为使得在位改变点定时不进行锁存。根据这个，可以防止在图25中示出的亚稳性的生成。另外，在数据锁存定时调整电路360中，同步锁存电路361和362并行地提供的原因是使得列ADC 150在时钟半周期分辨率操作。S卩，为了维持分辨率，并行地提供同步锁存电路361和362以便同步锁存，从而格雷码数据的上升沿和下降沿的定时并行地进行。因为正常列ADC中的大多数能量消耗由每个列中的纹波计数器的低级侧位构成，所以根据实施例的列ADC 150以下列方式配置。列ADC 150采用对每个列锁存N位格雷码计数器200的输出码的配置，N位格雷码计数器200之一布置在多个列中并且与标准时钟PLLCK同步地进行计数，而不进行每列的低级侧位的计数操作。根据这个，设定AD转换值。在实施例的列ADC 150中，由定时控制电路140的PLL电路生成的标准时钟PLLCK仅输入到格雷码计数器的一些单元。其结果是，可以减少接线上的负载并增加操作频率。同样，在实施例的列ADC 150中，因为未对于每个列进行低级位的计数操作，所以，可以抑制能量消耗为很小。在列ADC 150中，对于计数器高级侧位，可以使用计数器输出第N位的码(时钟)进行纹波计数操作。根据这个，可以以列进行数字⑶S并且也可以抑制水平传输接线的面积。
同样，列ADC 150可以采用如下配置，通过以列布置计算器等，即使关于锁存的低级位，也以列进行所谓的垂直(V )方向计算。实施例的列ADC 150可以在以同布时间分辨率的情况下与全位纹波计数器方法比较并且抑制能量消耗多达大概1/8。
同样，根据实施例，可以防止计数器的错误计数，特别是对于由于格雷码和二进制码的不一致性的格雷码和二进制码的复合计数器方法的错误计数。可以应用具有这样效果的固态成像元件作为数码相机或视频相机的成像器件。6、相机系统的配置图26是图示根据发明的实施例的应用固态成像元件的相机系统的配置的示例的示图。如图26所示，相机系统400具有成像器件410，其能够应用根据实施例的固态成像元件100。相机系统400具有镜头420，其例如在作为引导入射光(成像被摄体图像)到成像器件410的像素区域的光学系统时的成像表面上成像入射光线(图像光线)。同样，相机系统400具有驱动电路(DRV)430 (其驱动成像器件410)和处理成像器件410的输出信号的信号处理电路(PRC) 440。驱动电路430具有定时生成器(未示出)，其生成包括时钟脉冲和脉冲驱动成像器件410中的电路的开始脉冲的各种定时信号，并以预定定时信号驱动成像器件410。同样，信号处理电路440关于成像器件410的输出信号进行特定信号处理。在例如诸如存储器的记录介质中记录由信号处理电路440处理的图像信号。在记录介质中记录的图像信息由打印机等制成纸质复印件。同样，在由液晶显示器等形成的监视器上将信号处理电路440处理的图像信号显示为运动图像。如上所述，在诸如数字静态相机的成像设备中，可以通过安装如之前描述固态成像元件100作为成像器件410来实现高精度相机。
权利要求
1.一种固态成像器件，包括 位不一致性防止部分，配置为防止低级位锁存部分和高级位计数部分的输出之间的位不一致性。
2.根据权利要求I所述的固态成像器件，其中，所述低级位锁存部分包括多个低级位锁存电路。
3.根据权利要求2所述的固态成像器件，其中，所述高级位计数部分包括多个高级位计数器电路。
4.根据权利要求3所述的固态成像器件，其中，所述高级位计数器电路是纹波计数器电路。
5.根据权利要求3所述的固态成像器件，其中，所述位不一致性防止部分防止距所述低级位锁存部分的高级侧最远的低级位锁存电路之一与所述高级位计数部分的输出之间的位不一致性。
6.根据权利要求5所述的固态成像器件，其中，所述位不一致性防止部分防止距所述低级位锁存部分的高级侧最远的低级位锁存电路之一与距所述高级位计数器部分的低级侧最远的高级位计数器电路之一的输出之间的位不一致性。
7.根据权利要求I所述的固态成像器件，其中，所述位不一致性由在计数输出的转变时锁存的所述低级位锁存部分生成的亚稳性引起，所述计数输出由计数器输出。
8.根据权利要求7所述的固态成像器件，其中，所述计数器配置为输出所述计数输出，以使得所述计数输出仅以一位转变。
9.根据权利要求8所述的固态成像器件，其中，在所述位不一致性防止部分中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变。
10.根据权利要求8所述的固态成像器件，其中，所述计数器是格雷码计数器。
11.根据权利要求9所述的固态成像器件，其中，所述计数器输出的转变是从高电平到低电平的转变。
12.根据权利要求9所述的固态成像器件，其中，所述计数器输出的转变是从低电平到高电平的转变。
13.根据权利要求9所述的固态成像器件，其中，所述掩蔽信号由所述计数器生成。
14.根据权利要求9所述的固态成像器件，其中，所述掩蔽信号将到所述高级位计数器部分的输入掩蔽预定时间段。
15.根据权利要求11所述的固态成像器件，其中，所述掩蔽信号在所述计数输出的下降沿时维持在高电平。
16.根据权利要求15所述的固态成像器件，其中，将与比距所述低级位锁存部分的高级侧最远的所述低级位锁存电路之一距所述低级位锁存部分的高级侧更远的所述低级位锁存电路之一的转变输出相反的信号用作所述掩蔽信号的转变信号。
17.根据权利要求12所述的固态成像器件，其中，所述掩蔽信号在所述计数输出的上升沿时维持在低电平。
18.根据权利要求17所述的固态成像器件，其中，将与比距所述低级位锁存部分的高级侧最远的所述低级位锁存电路之一距所述低级位锁存部分的高级侧更远的所述低级位锁存电路之一的转变输出相反的信号用作所述掩蔽信号的转变信号。
19.一种模数转换方法，包括 防止在低级位锁存部分和高级位计数部分的输出之间的位不一致性。
20.根据权利要求19所述的模数转换方法，其中，所述低级位锁存部分包括多个低级位锁存电路。
21.根据权利要求20所述的模数转换方法，其中，所述高级位计数部分包括多个高级位计数器电路。
22.根据权利要求21所述的模数转换方法，其中，所述高级位计数器电路是纹波计数器电路。
23.根据权利要求21所述的模数转换方法，其中，防止所述低级位锁存部分和所述高级位计数部分的输出之间的位不一致性包括防止距所述低级位锁存部分的高级侧最远的低级位锁存电路之一与所述高级位计数部分的输出之间的位不一致性。
24.根据权利要求23所述的模数转换方法，其中，防止所述低级位锁存部分和所述高级位计数部分的输出之间的位不一致性包括防止距所述低级位锁存部分的高级侧最远的低级位锁存电路之一与距所述高级位计数器部分的低级侧最远的高级位计数器电路之一的输出之间的位不一致性。
25.根据权利要求19所述的模数转换方法，其中，所述位不一致性由在计数输出的转变时锁存的所述低级位锁存部分生成的亚稳性引起，所述计数输出由计数器输出。
26.根据权利要求25所述的模数转换方法，其中，所述计数器输出所述计数输出，以使得所述计数输出仅以一位转变。
27.根据权利要求26所述的模数转换方法，其中，防止所述低级位锁存部分和所述高级位计数部分的输出之间的位不一致性包括，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变。
28.根据权利要求26所述的模数转换方法，其中，所述计数器是格雷码计数器。
29.根据权利要求27所述的模数转换方法，其中，所述计数器输出的转变是从高电平到低电平的转变。
30.根据权利要求27所述的模数转换方法，其中，所述计数器输出的转变是从低电平到高电平的转变。
31.根据权利要求27所述的模数转换方法，其中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变包括以所述计数器生成所述掩蔽信号。
32.根据权利要求27所述的模数转换方法，其中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变包括将到所述高级位计数器部分的输入掩模预定时间段。
33.根据权利要求29所述的模数转换方法，其中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变包括在所述计数输出的下降沿时维持所述掩蔽信号在高电平。
34.根据权利要求33所述的模数转换方法，其中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变包括将与比距所述低级位锁存部分的高级侧最远的所述低级位锁存电路之一距离所述低级位锁存部分的高级侧更远的所述低级位锁存电路之一的转变输出相反的信号用作所述掩蔽信号的转变信号。
35.根据权利要求30所述的模数转换方法，其中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变包括在所述计数输出的上升沿时维持所述掩蔽信号在低电平。
36.根据权利要求35所述的模数转换方法，其中，以掩蔽信号掩蔽到所述高级位计数器部分的输入的转变包括将与比距所述低级位锁存部分的高级侧最远的所述低级位锁存电路之一距所述低级位锁存部分的高级侧更远的所述低级位锁存电路之一的转变输出相反的信号用作所述掩蔽信号的转变信号。
全文摘要
在这里描述了具有模数转换器的固态成像器件和模数转换方法。固态成像器件的示例包括位不一致性防止部分，其配置为防止低级位锁存部分和高级位计数部分的输出之间的位不一致性。
文档编号H01L27/146GK102934364SQ201180028180
公开日2013年2月13日 申请日期2011年4月22日 优先权日2010年4月30日
发明者岩城宏行, 村上裕隆, 稻田喜昭, 久松康秋 申请人:索尼公司