调整半导体器件中的阈值电压的方法

专利名称：调整半导体器件中的阈值电压的方法
调整半导体器件中的阈值电压的方法领域本发明的实施例通常涉及形成半导体器件的方法。背景不同器件类型，如η型金属氧化物半导体(NMOS)器件或ρ型金属氧化物半导体(PMOS)器件，典型地需要在各自栅极堆叠中的等效层具有实质上不同的成分，以达成操作各器件所必须的期望阈值电压。举例而言，不同器件可能需要在它们各自的栅极堆叠中的高介电常数介电层或金属层的一或多者具有不同的成分，以达成操作各器件所必须的期望阈值电压。对不同层具有不同成分的需求典型地需要多重掩模步骤及沉积步骤，以沉积各层，因而增加了制造的成本及时间。因此，本案发明人已发展出形成半导体器件的改良方法。发明概沭本文提供于基板上形成器件的方法。在某些实施例中，于基板上形成器件的方法可包含下列步骤:提供基板，基板具有部分制造的第一器件设置于基板上，第一器件包括第一膜堆叠，第一膜堆叠包含第一介电层及设置于第一介电层顶上的第一高介电常数介电层；于第一膜堆叠顶上沉积第一金属层；以及修饰第一金属层的第一上表面，以调整第一器件的第一阈值电压，其中第一上表面的修饰不延伸穿过至第一金属层的第一下表面。在某些实施例中，所述方法可进一步包含下列步骤:在沉积第一金属层之前，修饰第一高介电常数介电层的第一上表面，以调整第一栅极堆叠的第一功函数，其中第一高介电常数介电层的第一上表面的修饰不延伸穿过至第一高介电常数介电层的第一下表面。在某些实施例中 ，部分制造的第二器件设置于基板上，其中第二器件包括第二膜堆叠，第二膜堆叠包含第二介电层及设置于第二介电层顶上的第二高介电常数介电层，其中第二介电层与第一膜堆叠的第一介电层具有实质上等效的成分，且其中第二高介电常数介电层与第一高介电常数介电层具有实质上等效的成分。在某些实施例中，所述方法可进一步包含下列步骤:与第一金属层的沉积同步于第二膜堆叠顶上沉积第二金属层，其中第二金属层与第一金属层具有实质上等效的成分。在某些实施例中，第一器件的第一阈值电压不同于第二器件的第二阈值电压。在某些实施例中，第一器件为NMOS器件，且第二器件为PMOS器件。本发明的其它及进一步的实施例描述于下文。附图简要说明通过参照附图中所描绘的本发明的图解实施例可理解上文所简述并详细讨论于下文中的本发明的实施例。然而，应注意的是，附图仅为说明本发明的典型实施例，而非用于限制本发明的范围，本发明可允许其它等效实施例。

图1描绘根据本发明的某些实施例的形成器件的方法的流程图。图2Α至图2F描绘根据本发明的某些实施例的器件的制造阶段。图3描绘根据本发明的某些实施例的等离子体反应器。为方便理解，在可能情况下已使用相同元件符号以表示诸图所共有的相同元件。所述图并未依比例绘制，且可能为了清晰而简化。可考虑将一个实施例的元件及特征有利地并入其它实施例中，而无需特别叙述。具体描沭本文公开了用以于基板上形成半导体器件的方法。本发明方法的至少某些实施例可有利地减少用来在相同基板上制造，例如，包括η型金属氧化物半导体(NMOS)器件及ρ型金属氧化物半导体(PMOS)器件的互补式金属氧化物半导体(CMOS)器件，或在相同基板上制造任何一或多个NMOS及/或PMOS器件所需的工艺步骤的数目。由于减少工艺步骤的数目，本发明方法的至少某些实施例可有助于增加工艺产量。图1描绘用以形成根据本发明的某些实施例的半导体器件的方法100。所述方法根据图2A至图2E中所描绘的半导体器件200的制造阶段描述于下文。方法100通常通过提供部分制造的半导体器件(例如，器件200)而开始于方块102。如图2A所示，部分制造的器件200包括基板202，基板202具有第一膜堆叠204及第二膜堆叠206，所述第一膜堆叠204和第二膜堆叠206设置于所述基板上。举例而言，第一及第二膜堆叠204、206可为相邻的部分制造的器件201、203的各自的第一和第二栅极堆叠的一部分，部分制造的器件201、203诸如为金属氧化物半导体场效应晶体管(MOSFET)、动态随机存取存储(DRAM)单元、闪存单元或类似物中的一者或多者。尽管是就多重栅极堆叠来描述方法100，但也可将方法100的实施例应用在 单一栅极堆叠，例如用以调整包括单一栅极堆叠的器件(如MOSFET 等)的有效功函数(effective work function ；EWF)及 / 或阈值电压(Vt)。基板202可具有各种尺寸，如200或300mm直径的晶片，也可为矩形或方形面板。基板202可包含如结晶硅(例如，Si〈100>、Si〈110>或Si〈lll>)、氧化硅、应变硅、硅锗、经掺杂或未经掺杂的多晶硅、经掺杂或未经掺杂的硅晶片、经图案化或未经图案化的晶片、绝缘体上娃(silicon on insulator ;S0I)、碳掺杂的娃氧化物、氮化娃、经掺杂的娃、锗、砷化镓、玻璃、蓝宝石之类的材料。举例而言，接近第一膜堆叠204处的基板202的第一区域可包括设置在第一膜堆叠204下方的第一沟道(未示出)，以及设置在第一沟道相对端上的第一源极/漏极区域(未示出)。基板202的接近第二膜堆叠206处的示例性第二区域可包括设置在第二膜堆叠206下方的第二沟道(未示出)，以及设置在第二沟道相对端的第二源极/漏极区域(未示出)。举例而言，基板202的第一及第二区域可通过如浅沟槽分隔区域(shallow trench isolation region ；STI)之类的绝缘体(未示出)分隔，以防止相邻器件之间的串音干扰(cross talk)。第一膜堆叠204可包括第一介电层208及第一高介电常数介电层210，第一高介电常数介电层210设置于第一介电层208顶上。类似地，第二膜堆叠206可包括第二介电层212及第二高介电常数介电层214。第一及第二介电层208、212可具有实质上等效的成分。举例而言，在某些实施例中，第一及第二介电层208、212可由单一沉积层形成，单一沉积层后续经图案化，或同时沉积至图案化区域，以限定第一介电层208及第二介电层212。第一及第二介电层208、212可包含具有约3.9的介电常数的介电材料，或在某些实施例中，介电常数为自约3.9至约7的范围。第一及第二介电层208、212可包括一或多种介电材料，如二氧化硅(SiO2)、氮氧化硅(SiON)或其它合适的介电材料中的至少一种。在某些实施例中，第一及第二介电层208、212包含Si02。在某些实施例中，第一及第二介电层208、212可具有实质上等效的厚度。或者，第一及第二介电层208、212可依据待建构器件的类型而具有不同的厚度。在某些实施例中，可排除(例如，不存在)第一及第二介电层。举例而言，当存在时，各第一及第二介电层208、212的厚度可达约7埃。第一及第二高介电常数介电层210、214可具有实质上等效的成分。举例而言，在某些实施例中，第一及第二高介电常数介电层210、214可由单一沉积层形成，单一沉积层后续经图案化，或同时沉积至图案化区域，以限定第一高介电常数介电层210及第二高介电常数介电层214。第一及第二高介电常数介电层可包含高介电常数的介电材料，如具有大于约4的介电常数的介电材料，或所述介电常数在约10至约80的范围内。第一及第二高介电常数介电层210、214可包括一或多种高介电常数的介电材料，如氧化硅(SiO2)、氧化铪(HfO2)、氧化锆(ZrO2)、硅酸铪(HfSiO)或氧化铝(Al2O3)中的至少一种。在某些实施例中，第一及第二高介电常数介电层210、214可具有实质上等效的厚度。或者，第一及第二高介电常数介电层210、214可依据正在建构的器件的类型而具有不同的厚度。举例而言，各第一及第二高介电常数介电层210、214的厚度可为约10埃至30埃。于方块104，可视情况选择性地修饰第一膜堆叠204的第一上表面216 (例如，无须修饰第二膜堆叠206的第二上表面218)，以调整基板202上的器件201的有效功函数及/或阈值电压。替代地或组合，可选择性地修饰第二膜堆叠206的第二上表面218 (例如，无须修饰第一膜堆叠204的第一上表面216)，以调整基板202上所形成的器件203的有效功函数及/或阈值电压。如图2A所示，第一上表面216可为第一高介电常数介电层210的上表面，且第二上表面218可为第二高介电常数介电层214的上表面。如图2B所示，且在某些实施例中，可选择性地修饰第一膜堆叠204的第一上表面216(用第一上表面216上方及下方的虚线图示于图2B中)。举例而言，可通过沉积掩模220来开始修饰工艺,掩模220仅暴露第一高介电常数介电层210的第一上表面216。可通过本领域中的任何合适的方法来沉积掩模220。掩模220可包含能与方块104的修饰工艺相容的任何合适掩模材料。此类掩模材料可包括光刻胶、氮化娃(Si3N4)或氧化娃(SiO2)中的一或多者。在某些实施例中，掩模220可包含碳(C)。方块104的修饰工艺可包括下文所讨论的修饰工艺中的一或多种，所述修饰工艺包括表面混合(surface mixing)、离子注入、表面反应或沉积。进而,在某些实施例中，方块104的修饰工艺不延伸穿过第一高介电常数介电层210至第一高介电常数介电层210的第一下表面222，或穿过第二高介电常数介电层214至第二高介电常数介电层214的第一下表面。表面混合工艺可包括物理性修饰第一上表面216,以产生如悬挂键、晶格缺陷、高能表面特征结构或类似物，可使第一上表面216成为反应性表面，以在后续或同时进行化学性修饰。举例而言，表面混合工艺可包括将第一上表面216暴露至非反应性物种，以物理性修饰第一上表面216。举例而言，非反应性物种可包括氩离子(Ar+)或其它非反应性带电荷物种，所述非反应性带电荷物种可通过如施加至基板202的偏压功率导向至第一上表面216，而偏压功率通过下文所讨论的RF偏压功率源342施加至基板202。偏压功率可经调整以增加或减少抵达第一上表面216的离子通量，从而控制第一上表面216上的物理修饰量(即，反应性的量)。在对第一上表面216的物理性修 饰之后或与对第一上表面216的物理性修饰同时，也可化学性修饰第一上表面216。举例而言，经物理性修饰的第一上表面216可暴露至反应性物种，以化学修饰经物理性修饰的第一上表面216。举例而言，反应性物种可包括氧离子(O-)、碳离子(C-)或氮离子(N-)中的一或多种。反应性物种可化学性修饰第一上表面216，以形成氧化物及氮化物中的一或多种。类似于上文所讨论的非反应性物种，可通过RF偏压功率源(例如，RF偏压功率源342)将偏压功率施加至基板202，以调整抵达第一上表面216的反应性物种的通量，从而控制第一上表面216上的化学修饰的量。举例而言，在某些实施例中，于表面混合工艺之后，第一上表面216可包含氮氧化铪(HfOxNy)或碳氧化铪(HfOxCy)中的一或多种。 替代地或组合地，如图2B所示，可使用离子注入工艺来修饰第一高介电常数介电层210的第一上表面。举例而言，等离子体可形成于处理腔室中，所述处理腔室如下文所讨论的反应器300。可由含掺杂剂气体形成等离子体，所述含掺杂剂气体如膦(PH3)、硼烷(BH3)或其它含掺杂剂气体中的一或多种。掺杂剂可包括，例如，氮(N)、磷(P)、硼(B)、碳(C)或砷(As)中的一或多种。等离子体可包括离子化掺杂剂物种，可通过偏压电压将离子化掺杂剂物种导向第一上表面216,并注入第一上表面216中。举例而言,等离子体密度及/或偏压电压中的一或多者可受到控制，例如，以防止离子化掺杂剂物种穿透至第一高介电常数介电层210的第一下表面222。举例而言，在某些实施例中，等离子体密度的范围可自约5 X IO9个离子/cm3至约I X IO11个离子/cm3。举例而言，在某些实施例中，偏压电压的范围可自约100V至约500V。在某些实施例中，离子注入可延伸达约O至约30埃的范围内的深度。在某些实施例中，离子注入不完全延伸穿过具有正进行修饰表面的层。在某些实施例中，注入第一上表面216中的掺杂剂的浓度可在约5 X IO19个原子/cm3至约5 X IO21个原子/cm3的范围内。替代地或组合，可利用表面反应工艺来修饰第一高介电常数介电层210的第一上表面216。举例而言，表面反应工艺可包括第一上表面216的氧化、氮化或金属化中的一或多种。举例而言，在某些实施例中，可将第一上表面216暴露至由含氮气体或含氧气体中的至少一种所形成的等离子体。示例性含氮气体可包括氮(N2)或氧化亚氮(N2O)中的一或多种。示例性含氧气体可包括氧(O2)或二氧化碳(CO2)中的一或多种。可利用等离子体来至少氧化或氮化第一高介电常数介电层210的第一上表面216。举例而言，在某些实施例中，经氧化及/或氮化的第一上表面216可包括硅(Si)、铪(Hf)、锆(Zr)或铝(Al)。举例而言，在某些实施例中，并入第一上表面216内的氧的浓度可在约百分之20至约百分之50的范围内。举例而言，在某些实施例中，并入第一上表面内的氮的浓度可在约百分之5至约百分之50的范围内。替代地或组合，可利用沉积工艺来修饰第一高介电常数介电层210的第一上表面216。举例而言，沉积工艺可包括将第一上表面暴露至等离子体，等离子体由含金属气体或含氧气体中的至少一种形成，以在第一上表面216顶上沉积中间层。举例而言，中间层可包括金属层、金属氧化物层或上述层的组合。类似于上列的修饰工艺，可利用中间层来调整器件201的有效功函数或阈值电压。示例性含金属气体可包括三甲基铝(Al2(CH3)6)、二乙基锌(Zn(C2H5)2)、三甲基镓(Ga(CH3)3)或其它含金属气体。示例性含氧气体可包括醋酸铵(CH3COONH4)、醋酸锌(Zn(CH3COO)2—2H20)或一或多种金属氧化物。举例而言，在某些实施例中，中间层可包括钛(Ti)、钨(W)或铝(Al)中的一或多种。中间层可具有范围自约4埃至约30埃的厚度。
在视情况对第一高介电常数介电层210的第一上表面的修饰完成后，可通过本领域中已知的任何适当方式去除掩模220，例如在掩模去除装置等中去除。视情况，可在第二膜堆叠206的第二上表面218上进行类似的修饰。举例而言，可通过沉积仅暴露第二上表面218的第二经图案化掩模(未示出)来进行第二上表面218的修饰，并接着使用上文所讨论的修饰工艺中的一或多种来修饰经暴露的第二上表面218。依据器件203的期望的特征，第二上表面218的修饰可以与第一上表面216的修饰相同或不同。举例而言，器件203可能与器件201相同或不同。在器件不同的情况中，例如，一个器件可以为NMOS器件且另一个器件可以为PMOS器件，第一及第二上表面216、218的修饰可能不同，以调整符合各个器件的需求的有效功函数及/或阈值电压。在器件相同的情况中，例如，各器件为NMOS器件或各为PMOS器件，若期望器件以相同的有效功函数及/或阈值电压操作的话，第一及第二上表面216、218的修饰可能相同。或者，尽管器件可能为相同类型，但各第一及第二上表面216、218的修饰也可能不同(例如，当器件用于不同功能时，所述功能需要不同的有效功函数及/或阈值电压水平)。于方块106,可将第一金属层224沉积于第一膜堆叠204顶上,且可将第二金属层226沉积于第二膜堆叠206顶上，如图2C所示。可通过任何合适的工艺来沉积第一及第二金属层224、226，所述工艺例如，于供方块104的视情况进行的修饰所用的相同处理腔室(如下文所述的反应器300)中所进行的沉积工艺，又或者于另一合适的腔室中所进行的沉积工艺，另一合适的腔室可如配置来进行物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或之类的沉积 工艺。第一及第二金属层224、226可具有实质上等效的成分，且因而可通过实质上相似的工艺同时沉积，如上文所提及的工艺中的一或多种。或者，在某些实施例中，金属层224、226可具有不同的成分。金属层224、226可沉积至范围自约30埃至约100埃的厚度。在某些实施例中，各金属层224、226的厚度可为约70埃。在某些实施例中，第一及第二金属层224、226可具有实质上等效的厚度。第一及第二金属层224、226可包含任何适当金属、金属合金或含金属材料，所述适当金属、金属合金或含金属材料能与器件201、203 —起工作以产生期望的器件有效功函数及/或阈值电压。可包含金属层224、226的不例性金属、金属合金或含金属材料可包括氮化钛(TiN)、氮化钽(TaN)、钨(W)或铝(Al)中的一或多种。因视情况于方块104进行的修饰及/或于下文所述的方块108进行的修饰的原因，方法100可有利地容许金属层沉积于相邻的器件201、203上，即便器件201、203为不同类型的器件，如一个为NMOS器件且另一个为PMOS器件，它们也可具有实质上等效的成分。举例而言，方法100可有利地消除对诸如硬掩模步骤及PVD步骤这样的额外工艺步骤的需求，所述额外工艺步骤与针对各器件201、203沉积具有不同成分的金属层有关。于方块108,可选择性地修饰第一金属层224的第一上表面228,以调整形成于基板202上的器件201的有效功函数或阈值电压。替代地或组合，可选择性地修饰第二金属层226的第二上表面236，以调整形成于基板202上的器件203的有效功函数或阈值电压。如图2D所示，且在一个示例性实施例中，可选择性地修饰第一金属层224的第一上表面228 (用第一上表面228上方及下方的虚线图示于图2D中)。举例而言，可通过沉积掩模232来开始修饰工艺,掩模232仅暴露第一金属层224的第一上表面228。可通过本领域中的任何合适的方法来沉积掩模232，且掩模232可包含能与方块108的修饰工艺相容的任何合适掩模材料，如上文所列的掩模材料中的一或多种。类似于方块104的修饰工艺，方块108的修饰可包括表面混合、离子注入、表面反应及沉积中的一或多种。进而，方块108的修饰工艺可不延伸穿过第一金属层224至第一金属层224的第一下表面234。举例而言，可利用表面混合工艺来修饰第一金属层224的第一上表面228。表面混合工艺可实质上类似于上文所述供第一高介电常数介电层210的第一上表面216所用的表面混合工艺。举例而言，可物理性修饰第一上表面228，并同时或于后续化学性修饰第一上表面228。举例而言，在某些实施例中，于表面混合工艺之后，第一上表面228可包含氧、氮或硅中的一或多种。替代地或组合，如图2D所示，可使用离子注入工艺来修饰第一金属层224的第一上表面228。离子注入工艺可实质上相似于上文所述供第一高介电常数介电层210的第一上表面216所用的离子注入工艺。举例而言，在某些实施例中，等离子体密度的范围可自约I X 101°个离子/cm3至约I X IO11个离子/cm3。举例而言，在某些实施例中，偏压电压的范围可自约250V至约1000V。举例而言，在某些实施例中，离子注入可于第一金属层224中延伸达约10埃至约50埃的范围内的深度。举例而言，在某些实施例中，注入第一上表面228中的掺杂剂的浓度可在约百分之5至约百分之50的范围内。替代地或组合，可利用表面反应工艺来修饰第一金属层224的第一上表面228。表面反应工艺可实质上相似于上文所述供第一高介电常数介电层210的第一上表面216所用的表面反应工艺。举例而言，表面反应工艺可包括第一上表面216的氧化、氮化、金属化中的一或多种。举例而言，在某些实施例中，经氧化及/或氮化的第一上表面228可包括氮化钛(TiN)、氮氧化钛(TiON)或氮化钽(TaN)。举例而言，在某些实施例中，并入第一上表面228内的氧的浓度可在约百分之10至约百分之20的范围内。举例而言，在某些实施例中，并入第一上表面228内的氮的浓度可在约百分`之30至约百分之50的范围内。替代地或组合，可利用沉积工艺来修饰第一金属层224的第一上表面228。沉积工艺可实质上相似于上文所述供第一高介电常数介电层210的第一上表面216所用的沉积工艺。举例而言，沉积工艺可形成第一上表面228的中间层。举例而言，中间层可包括金属层、金属氧化物层或上述层的组合。可应用中间层，类似于上文所列的修饰工艺，来调整器件201的有效功函数或阈值电压。举例而言，在某些实施例中，中间层可包括氮化钛(TiN)、氮化钽(TaN)或钛硅(TiSi)中的一或多种。中间层的厚度可在约20埃至约50埃的范围内。—旦完成第一金属层224的第一上表面228的修饰,若不需修饰第二金属层226的第二上表面236，方法100可进行至方块110，例如以调整器件203的有效功函数及/或阈值电压。或者，如图2E所示，可以使用上文所讨论的修饰工艺中的一或多种的类似或不同方式来修饰第二金属层226的第二上表面236 (用第二上表面236上方及下方的虚线图示于图2E中)，以将器件203的有效功函数及/或阈值电压调整至期望值。类似于上文所讨论用于修饰第一金属层224的第一上表面228的方法，可施加经图案化的掩模238，使得仅暴露第二上表面236。可接着使用上文所讨论的修饰工艺中的一或多种来修饰第二上表面236，之后可通过如上所讨论的任何合适的去除工艺去除掩模238。
依据器件203的期望特征，第二上表面236的修饰可相同或不同于第一上表面228的修饰。举例而言，器件203可能与器件201相同或不同。在器件不同的情况中，例如，一个器件可以为NMOS器件且另一个器件可以为PMOS器件，第一及第二上表面228、236的修饰可能不同，以调整符合各个器件的需求的有效功函数及/或阈值电压。在器件相同的情况中，例如，各器件为NMOS器件或各为PMOS器件，若期望器件以相同的有效功函数及/或阈值电压操作的话，第一及第二上表面228、236的修饰可能相同。或者，尽管器件可能为相同类型，各第一及第二上表面228、236的修饰也可能不同(例如，当器件用于不同功能时，所述功能需要不同的有效功函数及/或阈值电压水平)。于方块110,如图2F所不,可将第一多晶娃或金属层240沉积于第一金属层224顶上，并将第二多晶硅或金属层242沉积于第二金属层226顶上。举例而言，可通过任何适合的方式沉积第一及第二多晶硅或金属层240、242，所述方式诸如为CVD、PVD或类似方式。第一及第二多晶硅或金属层240、242可具有实质上等效的成分，且可同时沉积。在某些实施例中，第一及第二多晶硅或金属层240、242可具有实质上等效的厚度。在某些实施例中，第一及第二多晶硅及金属层240、242的厚度可在约500埃至约1000埃的范围内。第一及第二多晶硅或金属层240、242可包括任何合适的材料，以提供期望的有效功函数及/或阈值电压给器件201、203 ο举例而言,第一及第二多晶娃或金属层240、242可包括一或多种多晶硅(poly Si)、钨(W)或铝(Al)。可于环形源等离子体离子浸没注入反应器中进行本发明的实施例，如商业上可获得自加州圣大克劳拉市的Applied Materials, Inc.的P3i反应器,但不以此为限。转让给本发明的受让人的美国专利第7，166，524号提出了此类合适的反应器及所述反应器的操作方法。请参见图3，前文参照的专利申请案中所公开的类型的环形源等离子体浸没式离子注入(“P3i”)反应器300具有柱状真空腔室302，柱状真空腔室302由柱状侧壁304及盘形天花板306所限定。腔室底板处的基板支撑基座308支撑待处理基板310 (例如，具有膜堆叠204、206设置于基板202上的基板202)。天花板306上的气体分配板或喷头312的气体岐管314中接收来自气体分配面板316的工艺气体，气体分配面板316的气体输出可为来自一或多个独立气体供应器318的气体的任何混合物的任何一种。真空泵320耦接抽取环带322，抽取环带322限定于基板支撑基座308与侧壁304之间。处理区域324限定于基板310与气体分配板312之间。一对外部再进入导管326、328建立了供通过处理区域324的等离子体电流所用的再进入环形路径，环形路径于处理区域324中相交。各导管326、328具有一对端部330，所述一对端部330与腔室的相对侧耦接。各导管326、328为中空导电管。各导管326、328具有D.C.绝缘环332，以防止在导管的两端部之间形成封闭循环导电路径。各导管326、328的环状部分由环状磁性核心334围绕。围绕核心334的激发线圈336经由阻抗匹配器件340耦接至RF功率源338。耦接至各自的线圈336的两个RF功率源338可能分别为两个稍微不同的频率。耦接自RF功率产生器338的RF功率可于封闭的环形路径中产生等离子体离子电流，封闭的环形路径延伸通过各个导管326、328并通过处理区域324。这些 离子电流在对应的RF功率源338的频率下共振。可通过偏压功率产生器342经过阻抗匹配电路344施加偏压功率至基板支撑基座308。
可通过将工艺气体或工艺气体的混合物通过气体分配板312导入腔室324，并自产生器338施加足够的来源功率至再进入导管326、328，以在导管中及处理区域324中产生环形等离子体电流，而形成等离子体。由RF偏压功率产生器342所施加的晶片偏压电压来决定接近晶片表面处的等离子体通量。等离子体速率或通量(每平方厘米每秒于晶片表面取样所得的离子数量)由等离子体密度决定，而等离子体密度受到由RF来源功率产生器338所施加的RF功率水平所控制。晶片310处的累积离子剂量(离子/平方厘米)可由通量及维持所述通量的整体时间二者来决定。若晶片支撑基座308为静电吸盘，则可于晶片支撑基座的绝缘板348内提供埋入式电极346，且埋入式电极346可耦接至使用者可控制的D.C.夹盘电压供应器350，并通过阻抗匹配电路344且视情况通过隔离电容器352(隔离电容器352可包括于阻抗匹配电路344中)耦接至偏压功率产生器342。于操作中，且举例而言，可将基板310置于基板支撑基座308上，且可将一或多种工艺气体导入腔室302，以自工艺气体击发等离子体。于操作中，如上文所述，可自工艺气体于反应器300内产生等离子体，以选择性地修饰基板310的表面。根据上文所述的工艺，可通过自产生器338施加足够的来源功率至再进入导管326、328，以在导管326、328中及处理区域324中产生等离子体离子流，而于处理区域324中形成等离子体。在某些实施例中，可调整由RF偏压功率产生器342所传送的晶片偏压电压，以控制抵达晶片表面的离子的通量，并可能控制形成于晶片上的层的厚度或埋入晶片表面中的等离子体物种的浓度中的一或多种。在某些实施例中，无施加偏压功率。 本文公开于基板上形成器件的方法。本创新方法可有利地减少于相同基板上制造例如互补金属氧化物半导体(CMOS)器件(包括η型金属氧化物半导体(NMOS)器件及ρ型金属氧化物半导体(PMOS)器件二者)，或于相同基板上制造任一或多个NMOS及/或PMOS器件，所需的工艺步骤的数量。由于减少的工艺步骤数量，本创新方法可有助于增加工艺产量。尽管上文针对本发明的实施例，但可在不悖离本发明的基本范围下设计本发明的其它及进一步的实施例。
权利要求
1.一种在基板上形成器件的方法，包含下列步骤: 提供基板，所述基板具有部分制造的第一器件设置于所述基板上，所述第一器件包括第一膜堆叠，所述第一膜堆叠包含第一介电层及设置于所述第一介电层顶上的第一高介电常数介电层； 在所述第一膜堆叠顶上沉积第一金属层；以及 修饰所述第一金属层的第一上表面，以调整所述第一器件的第一阈值电压，其中所述第一上表面的修饰不延伸穿过至所述第一金属层的第一下表面。
2.如权利要求1的方法，所述方法进一步包含下列步骤: 在所述第一金属层的经修饰的第一上表面顶上沉积第一多晶硅或金属层。
3.如权利要求1的方法，所述方法进一步包含下列步骤: 在沉积所述第一金属层之前，修饰所述第一高介电常数介电层的第一上表面，以调整所述第一栅极堆叠的第一功函数，其中所述第一高介电常数介电层的所述第一上表面的修饰不延伸穿过至所述第一高介电常数介电层的第一下表面。
4.如权利要求1的方法，其中修饰所述第一金属层的所述第一上表面进一步包含下列步骤: 暴露所述第一上表面至非反应性物种，以物理性修饰经暴露的所述第一上表面；以及 暴露物理性修饰的所述第一上表面至反应性物种，以化学性修饰所述第一上表面。
5.如权利要求1的方法，其中修饰所述第一金属层的所述第一上表面进一步包含下列步骤: 由含掺杂剂气体形成等离子体，其中所述等离子体包括离子化掺杂剂物种；以及 施加偏压电压至所述基板，以注入所述离子化掺杂剂物种进入所述第一上表面。
6.如权利要求1的方法，其中修饰所述第一金属层的所述第一上表面进一步包含下列步骤: 暴露所述第一上表面至等离子体，所述等离子体由含氮气体或含氧气体中的至少一种形成；以及 使用所述等离子体来至少氧化或氮化所述第一上表面。
7.如权利要求1的方法，其中修饰所述第一金属层的所述第一上表面进一步包含下列步骤: 暴露所述第一上表面至等离子体，所述等离子体由含金属气体或含氧气体中的至少一种形成；以及 在所述第一上表面顶上沉积中间层，所述中间层由所述等离子体形成。
8.如权利要求1的方法，其中部分制造的第二器件设置于所述基板上，所述第二器件包括第二膜堆叠，所述第二膜堆叠包含第二介电层以及设置于所述第二介电层顶上的第二高介电常数介电层，其中所述第二介电层与所述第一膜堆叠的所述第一介电层具有实质上等效的成分，且其中所述第二高介电常数介电层与所述第一高介电常数介电层具有实质上等效的成分。
9.如权利要求8的方法，所述方法进一步包含下列步骤: 与所述第一金属层的沉积同步，在所述第二膜堆叠顶上沉积第二金属层，其中所述第二金属层与所述第一金属层具有实质上 等效的成分。
10.如权利要求9的方法，其中修饰所述第一金属层的所述第一上表面进一步包含下列步骤: 沉积第一经图案化掩模，所述第一经图案化掩模仅暴露所述第一上表面；以及 修饰由所述第一经图案化掩模所暴露的所述第一上表面。
11.如权利要求10的方法，所述方法进一步包含下列步骤: 修饰所述第二金属层的第二上表面，以调整所述第二器件的第二阈值电压，其中所述第二上表面的修饰不延伸穿过至所述第二金属层的第二下表面，其中修饰所述第二上表面进一步包含下列步骤: 沉积第二经图案化掩模，所述第二经图案化掩模仅暴露所述第二上表面；以及 修饰由所述第二经图案化掩模所暴露的所述第二上表面。
12.如权利要求9的方法， 在沉积所述第一金属层及所述第二金属层之前，修饰所述第一高介电常数介电层的第一上表面，以调整所述第一器件的所述第一阈值电压，其中所述第一高介电常数介电层的所述第一上表面的修饰不延伸穿过至所述第一高介电常数介电层的第一下表面，其中修饰所述第一高介电常数介电层的所述第一上表面进一步包含下列步骤: 沉积第一经图案化掩模，所述第一经图案化掩模仅暴露所述第一高介电常数介电层的所述第一上表面；以及 修饰由所述第一经图案化掩模所暴露的所述第一高介电常数介电层的所述第一上表面。
13.如权利要求10、11或12中任一项的方法，所述方法进一步包含下列步骤: 于所述第一金属层的经修饰的第一上表面顶上沉积第一多晶娃或金属层；以及 于所述第二金属层的第二上表面顶上沉积第二多晶娃或金属层，其中所述第一多晶娃或金属层及所述第二多晶硅或金属层是同步沉积的，且具有实质上等效的成分。
14.如权利要求13的方法，其中所述第一器件的所述第一阈值电压不同于所述第二器件的第二阈值电压。
15.如权利要求 14的方法，其中所述第一器件是NMOS器件，且所述第二器件是PMOS器件。
全文摘要
本文提供在基板上形成器件的方法。在某些实施例中，在基板上形成器件的方法可包括下列步骤提供基板，基板具有部分制造的第一器件设置于基板上，第一器件包括第一膜堆叠，第一膜堆叠包含第一介电层及设置于第一介电层顶上的第一高介电常数介电层；于第一膜堆叠顶上沉积第一金属层；以及修饰第一金属层的第一上表面，以调整第一器件的第一阈值电压，其中第一上表面的修饰不延伸穿过至第一金属层的第一下表面。
文档编号H01L21/8228GK103229282SQ201180045530
公开日2013年7月31日 申请日期2011年7月26日 优先权日2010年9月10日
发明者迈克尔·G·沃德, 伊戈尔·V·佩德斯, 桑尼·江, 严·B·丹, 安德鲁·达拉克, 彼得·I·波尔什涅夫, 斯瓦米纳坦·斯里尼瓦桑 申请人:应用材料公司