专利名称：纵型半导体装置的制作方法
技术领域：
本发明涉及一种纵型半导体装置。
背景技术：
作为半导体装置的周边耐压结构，公开了一种FLR (Field Limiting Ring:场限环)结构和降低表面电场(REduced SURface Field:RESURF)结构等。一般情况下，降低表面电场结构与FLR结构相比，能够在较小的专有面积中实现较高的耐压。在专利文献1-4中公开了一种半导体装置中的降低表面电场结构。在先技术文献专利文献专利文献1:美国专利申请公开第2007/0222023号专利文献2:日本特开平7-193018号公报专利文献3:日本特开平7-273325号公报专利文献4:日本特开2001-15741号公报
发明内容
发明所要解决的课题在具备单元区域、和配置于所述单元区域的外侧的非单元区域的纵型半导体装置中，通过在非单元区域的至少一部分区域内配置扩散层，从而实现了降低表面电场结构。在这种的纵型半导体装置中，当在非单元区域内被施加了电压的情况下，通过使从扩散层的界面扩展的耗尽层分担电压以缓和电场的集中，从而实现高耐压。在上述的纵型半导体装置中，有时在非单元区域的表面上会附着有可移动离子等的外部电荷。当外部电荷附着时，非单元区域中的载流子的分布会发生紊乱，从而给耗尽层的形成带来影响。其结果为，纵型半导体装置的耐压将会降低。由此期待一种如下的技术，即，即使在外部电荷附着的情况下，也能够抑制耐压的降低的技术。本说明书提供一种解决上述的课题的技术。在本说明书中提供了如下的技术，即，在具有降低表面电场结构的纵型半导体装置中，抑制附着有外部电荷时的耐压的降低的技术。用于解决课题的方法本说明书所公开的半导体装置具备:单元区域、和配置于所述单元区域的外侧的非单元区域。该纵型半导体装置在所述非单元区域的至少一部分区域内具有扩散层。在所述扩散层中，当俯视观察所述纵型半导体装置时，距所述单元区域较近的一侧的端部处的杂质面密度，高于满足RESURF条件的杂质面密度；且距所述单元区域较远的一侧的端部处的杂质面密度，低于满足RESURF条件的杂质面密度。在所述扩散层中，当俯视观察所述纵型半导体装置时，与杂质面密度低于满足RESURF条件的杂质面密度的区域中的、杂质面密度的平均梯度相比，杂质面密度高于满足RESURF条件的杂质面密度的区域中的、杂质面密度的平均梯度较大。另外，在此所说的杂质面密度是指，将扩散层中的杂质浓度在扩散层的深度方向上积分而获得的值，且相当于俯视观察纵型半导体装置时的、每单位面积的杂质注入量。在半导体材料中使用了硅的情况下，满足RESURF条件的杂质面密度为约I X IO12 [cm-2] 0另外，上述的扩散层中的杂质面密度优选为最大也在5X1013[cnT2]以下。在上述的纵型半导体装置中，在非单元区域上被施加了电压时，从扩散层的界面扩展的耗尽层将分担电压，以缓和电场的集中。扩散层被形成为，距单元区域较近的一侧的端部处的杂质面密度，高于满足RESURF条件的杂质面密度，且距单元区域较远的一侧的端部处的杂质面密度，低于满足RESURF条件的杂质面密度。即，扩散层的杂质面密度从距单元区域较近的一侧的端部朝向距单元区域较远的一侧的端部而减少，且在其之间存在成为满足RESURF条件的杂质面密度的部位。即，在扩散层具有这种杂质面密度的分布的情况下，即使在由于外部电荷的附着而导致扩散层的载流子的分布发生紊乱时，也不会在所形成的耗尽层中产生较大的变化。根据上述的纵型半导体装置，能够抑制由于外部电荷的附着而引起的耐压降低。此外，在上述的纵型半导体装置中，即使在扩散层和其下方的半导体层的杂质浓度在制造时产生误差，并因该杂质浓度的误差而引起扩散层和其下方的半导体层的载流子的分布发生紊乱的情况下，也不会在所形成的耗尽层中产生较大的变化。相对于制造时的杂质浓度的误差，上述的纵型半导体装置的耐压的变动较小。此外，在上述的纵型半导体装置中，杂质面密度低于满足RESURF条件的杂质面密度的区域成为，杂质面密度的平均梯度较小的缓梯度区，而杂质面密度高于满足RESURF条件的杂质面密度的区域成为，杂质面密度的平均梯度较大的陡梯度区。在陡梯度区中，存在较多的不参与耗尽层的形成的、剩余的载流子。因此，在即使外部电荷附着在扩散层的表面上从而由于该外部电荷的影响而使扩散层的载流子减少了的情况下，也能够通过存在于陡梯度区内的剩余的载流子从而对扩散层的载流子的减少进行补偿。由此能够抑制由外部电荷的附着而导致的耐压的降低。本说明书所公开的另一种纵型半导体装置具备单元区域、和配置于所述单元区域的外侧的非单元区域。该纵型半导体装置在所述非单元区域的至少一部分区域内具有扩散层。在该扩散层中，从所述单元区域远离的一侧的端部处的、载流子浓度的深度方向分布，在深于表面的位置处具有极大值。另外，载流子浓度成为极大值的深度优选为，距表面
0.5[μπι]以上的深度。在该纵型半导体装置中，在非单元区域上施加了电压的情况下，从扩散层的界面扩展的耗尽层将分担电压，从而缓和电场的集中。该耗尽层的扩展方式根据扩散层中的从单元区域远离的一侧的端部处的载流子浓度而发生变化，且纵型半导体装置的耐压依存于扩散层中的从单元区域远离的一侧的端部处的载流子浓度的最大值。在上述的纵型半导体装置中，扩散层中的从单元区域远离的一侧的端部处的载流子浓度的极大值存在于，深于表面的位置处，且即使在表面上附着了外部电荷的情况下，载流子浓度的极大值也不易发生变化。根据上述的纵型半导体装置，能够抑制由外部电荷的附着而导致的耐压降低。本说明书所公开的另一种纵型半导体装置具备单元区域、和配置于所述单元区域的外侧的非单元区域。该纵型半导体装置在所述非单元区域的至少一部分区域内具有扩散层。在该扩散层中的从所述单元区域远离的一侧的端部的上方层叠有聚硅层。所述聚硅层的与所述扩散层为相同导电型的杂质浓度，低于所述聚硅层下方的所述扩散层中的、杂质浓度的最大值。在该纵型半导体装置中，在非单元区域上施加了电压的情况下，从扩散层的界面扩展的耗尽层将分担电压，从而缓和电场的集中。该耗尽层的扩展方式根据扩散层中的从单元区域远离的一侧的端部处的载流子浓度而发生变化，且纵型半导体装置的耐压依存于扩散层中的从单元区域远离的一侧的端部处的载流子浓度的最大值。在上述的纵型半导体装置中，扩散层中的从单元区域远离的一侧的端部的上方层叠有聚硅层，并且在扩散层中的从单元区域远离的一侧的端部处载流子浓度成为最大值的位置，以与聚硅层的膜厚相对应的量而从聚硅层的表面远离。即使在聚硅层的表面上附着有外部电荷的情况下，扩散层的端部处的载流子浓度的最大值也不易发生变化。根据上述的纵型半导体装置，能够抑制由外部电荷的附着而导致的耐压降低。此外，在上述的纵型半导体装置中，从纵型半导体装置的背面侧流过非单元区域并流入至扩散层中的从单元区域远离的一侧的端部的附近处的载流子，通过聚硅层而被捕获。由此能够抑制扩散层中的从单元区域远离的一侧的端部的附近处的载流子的集中，从而提高纵型半导体装置的耐破坏量。
图1为实施例1、2、3的半导体装置10、300、400的俯视图。图2为实施例1的半导体装置10的、图1中的I1-1I线所示的位置处的剖视图。图3为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的分布。图4为表示实施例1的半导体装置10的耗尽层中的电场强度分布。图5为表不实施例1的半导体装置10的正电荷附着时的耐压和负电荷附着时的耐压之间的关系。图6为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的其他的分布。图7为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的其他的分布。图8为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的其他的分布。图9为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的其他的分布。图10为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的其他的分布。图11为表示实施例1的半导体装置10的降低表面电场区34内的P型杂质面密度的其他的分布。图12为实施例2的半导体装置300的、图1中的I1-1I线所示的位置处的剖视图。图13为表示实施例2的半导体装置300的降低表面电场区310的外围侧端部C处的空穴浓度的深度方向分布。图14为实施例2的改变例的半导体装置300的、图1中的I1-1I线所示的位置处的剖视图。图15为实施例3的半导体装置400的、图1中的I1-1I线所示的位置处的剖视图。
具体实施例方式以下，参照附图对实施例进行说明。虽然在以下的实施例中，对半导体材料使用了硅的示例进行了说明，但是代替该示例，也可以使用碳化硅、砷化镓、氮化钙、金刚石等的半导体材料。(实施例1)如图1所示，本实施例的半导体装置10为具备半导体元件区100 (相当于单元区域)和周边耐压区200 (相当于非单元区域)的纵型半导体装置，其中，在所述半导体元件区100上形成有半导体元件,所述周边耐压区200包围半导体元件区100的周围。在本实施例中，半导体兀件区100内形成有IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)。另外，在其他的示例中，例如，在半导体元件区100内也可以形成有MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属氧化层半导体场效晶体管)、二极管等的其他的功率半导体元件。半导体元件区100形成在半导体层20的大致中央部，且周边耐压区200沿着半导体层20的外周端22而形成。周边耐压区200为，用于确保半导体层20的外周端22和半导体元件区100之间的耐压的区域。如图2所示，半导体装置10主要由半导体层20、绝缘层40、中央电极50、外围电极60、背面电极80构成。半导体层20由娃构成。如图1、图2所示，中央电极50形成在半导体元件区100内的半导体层20的上表面24上。中央电极50为IGBT的发射极。外围电极60形成在半导体层20的上表面24上，且沿着半导体层20的外周端22而延伸。外围电极60为沟道阻塞电极。绝缘层40形成在中央电极50和外围电极60之间的半导体层20的上表面24上。背面电极80形成在半导体层20的下表面26上。背面电极80为IGBT的集电极。在半导体层20的内部形成有低浓度η型区30、中央电极连接区32、降低表面电场区34、外围电极连接区36、背面电极连接区38。背面电极连接区38由ρ型杂质浓度较高的P型半导体构成。背面电极连接区38形成在半导体层20的下表面26侧的整个表层区域(包括下表面26在内的下表面26附近的区域)。背面电极连接区38相对于背面电极80而欧姆接触。背面电极连接区38为，半导体元件区100内的IGBT的集电区。中央电极连接区32由ρ型杂质浓度较高的ρ型半导体构成。中央电极连接区32为，半导体层20的上表面24侧的表层区域(包括上表面24在内的上表面24附近的区域)，且被形成在半导体元件区100内。中央电极连接区32相对于中央电极50而欧姆接触。中央电极连接区32为，半导体元件区100内的IGBT的体区。另外，也可以在中央电极连接区32与降低表面电场区34之间形成有将两者分离的分离区域。低浓度η型区30由η型杂质浓度较低的η型半导体构成。低浓度η型区30主要形成在半导体层20的深度方向上的中间部。在半导体元件区100内，低浓度η型区30形成在背面电极连接区38与中央电极连接区32之间。半导体元件区100内的低浓度η型区30作为IGBT的漂移区而发挥功能。另外，虽然未图示，但在半导体元件区100内的半导体层20内，除了中央电极连接区32、低浓度η型区30以及背面电极连接区38之外，还形成有各种的η型或ρ型的区(例如，发射区等)。此外，虽然未图示，但在半导体元件区100内形成有栅电极。半导体元件区100内的IGBT通过中央电极50、背面电极80、栅电极、半导体元件区100内的各种的η型或ρ型的半导体区域而形成。外围电极连接区36由η型杂质浓度较高的η型半导体构成。外围电极连接区36为，半导体层20的上表面24侧的表层区域，且形成在周边耐压区200的最外周侧。S卩，外围电极连接区36形成在，露出于半导体层20的外周端22的位置处。外围电极连接区36相对于外围电极60而欧姆接触。外围电极连接区36为沟道阻塞区域。降低表面电场区34 (相当于扩散层)由ρ型杂质浓度较低的P型半导体构成。降低表面电场区34为，半导体层20的上表面24侧的表层区域，且形成在周边耐压区200内。降低表面电场区34的一个端部与中央电极连接区32相接。在外围电极连接区36与降低表面电场区34之间存在有上述的低浓度η型区30。外围电极连接区36通过低浓度η型区30而与降低表面电场区34分离。接下来，对半导体装置10的周边耐压区200的功能进行说明。在半导体元件区100内的IGBT接通的情况下，在半导体装置10的各个电极之间不产生较高的电位差。当IGBT断开时，外围电极60以及背面电极80的电位相对于中央电极50的电位而上升。于是，耗尽层从中央电极连接区32延伸至低浓度η型区30内。在周边耐压区200内，耗尽层在半导体层20的上表面24侧的表层区域内从中央电极连接区32朝向外周侧延伸。此时，降低表面电场区34促进耗尽层朝向外周侧的延伸。由此，能够抑制在中央电极连接区32的附近电场集中的现象。周边耐压区200的耗尽层到达外围电极连接区36。由于外围电极连接区36的η型杂质浓度较高，因此耗尽层不会伸展至外围电极连接区36的内部。S卩，如图2的虚线90所示，耗尽层在外围电极连接区36和低浓度η型区30的边界部处停止。因此，耗尽层不会向与外围电极连接区36相比靠外周侧延伸。由此，可以防止耗尽层伸展至半导体层20的外周端22的情况。如此，在IGBT处于断开的状态下，中央电极连接区32与外围电极连接区36之间的区域(即，低浓度η型区30和降低表面电场区34)内形成有耗尽层。中央电极50与外围电极60之间的电压的大部分由该被耗尽化的区域分担。图3图不了降低表面电场区34内的ρ型杂质的面密度分布。降低表面电场区34内的P型杂质具有，从中央侧(距半导体元件区100较近的一侧)的端部B朝向外周侧(距半导体元件区100较远的一侧)的端部A而面密度逐渐减小的面密度分布。降低表面电场区34的ρ型杂质面密度，在与中央侧端部B和外周侧端部A的中間的位置处相比稍微靠近中央侧端部B的位置处成为基准面密度。基准面密度为，满足所谓的RESURF条件的面密度，且在本实施例中基准面密度为Ntl=I X IO12 [cm_2]。将ρ型杂质面密度成为基准面密度的位置设为基准位置P。在本实施例中，与基准位置P相比靠中央侧的P型杂质面密度的平均梯度被设定为，与比基准位置P靠外周侧处的P型杂质面密度的平均梯度相比而较陡峭。具体而言，与基准位置P相比靠中央侧的P型杂质面密度的平均梯度被设定为，与基准位置P相比靠外周侧的P型杂质面密度的平均梯度的1.3倍。在下文中，将ρ型杂质面密度的平均梯度较陡峭的区域称为陡梯度区，而将P型杂质面密度的平均梯度较缓的区域称为缓梯度区。另外，在本实施例中，降低表面电场区34内的ρ型杂质的面密度最大也在5 X IO13 [cm_2]以下。图4图示了在IGBT处于断开的状态下，在中央电极50与外围电极60之间施加了电压时的、耗尽层内的电场强度分布。在图4中，实线表不降低表面电场区34内的ρ型杂质面密度具有图3所示的分布的情况，虚线表示降低表面电场区34内的ρ型杂质面密度具有以基准面密度Ntl而固定的分布的情况。在降低表面电场区34内的ρ型杂质面密度以基准面密度Ntl而固定的情况下，耗尽层中的电场强度分布成为相同。因此，在不存在P型杂质浓度的偏差的理想的情况下，能够将半导体装置10的耐压设为最高。但是，当P型杂质浓度产生偏差时，降低表面电场区34内的P型杂质面密度将会跨及整体而脱离RESURF条件，从而耗尽层中的电场强度分布将会较大程度地发生变动。由此会对半导体装置10的耐压带来较大的影响。相对于此，在本实施例的半导体装置10中，降低表面电场区34内的P型杂质面密度具有图3所示的分布，从而耗尽层中的电场强度分布成为在基准位置P的附近处获得最大值的分布。因此，在不存在P型杂质浓度的偏差的理想的状态下，与将P型杂质面密度以基准面密度Ntl设为固定的情况相比，半导体装置10的耐压较低。但是，在本实施例的半导体装置10中，即使在ρ型杂质浓度产生了偏差的情况下，虽然P型杂质面密度成为基准面密度Ntl的位置、即基准位置P会向中央侧或外周侧进行移动，但是耗尽层中的电场强度分布不会很大程度地发生变动，从而对半导体装置10的耐压几乎不造成影响。由此能够实现对于P型杂质浓度的偏差而言可靠性较高的半导体装置10。接下来，对在IGBT处于断开时，可移动离子等的外部电荷给半导体装置10的耐压带来的影响进行探讨。如果在绝缘层40的表面上附着有外部电荷，则半导体层20中的载流子的分布将发生紊乱，从而给耗尽层的形成带来影响。例如，在作为外部电荷而附着有正电荷时，半导体层20的电子将被吸引到外部电荷上，结果会使降低表面电场区34内的空穴减少。反之，在作为外部电荷而附着有负电荷时，半导体层20的空穴将被吸引至外部电荷上，结果会使降低表面电场区34的空穴增加。在上述任意一种情况下，均给耗尽层的形成带来影响，从而将降低半导体装置10的耐压。在本实施例的半导体装置10中，降低表面电场区34中的与基准位置P相比靠中央侧的范围内形成有陡梯度区。在该陡梯度区内存在较多的不参与耗尽层的形成的剩余的空穴。通过该陡梯度区中的空穴进行移动，从而补偿了由于正电荷的附着而引起的空穴的减少。因此，根据本实施例的半导体装置10，能够抑制在作为外部电荷而附着了正电荷的情况下给耐压带来的影响。图5涉及将降低表面电场区34内的ρ型杂质面密度设为图3所示的分布的情况(A)、和将降低表面电场区34内的ρ型杂质面密度的梯度设为固定的情况(B)，并图示了半导体装置10的正电荷附着时的耐压和负电荷附着时的耐压的关系。一般情况下，正电荷附着时的耐压和负电荷附着时的耐压成为折衷选择(trade off)的关系。在将降低表面电场区34的ρ型杂质面密度的梯度设为固定的情况下，通过增大所述梯度从而正电荷附着时的耐压将提高，而负电荷附着时的耐压将降低。当将降低表面电场区34内的ρ型杂质面密度设为图3所示的分布时，能够在不使负电荷附着时的耐压降低的条件下提高正电荷附着时的耐压。能够超越将降低表面电场区34内的ρ型杂质面密度的梯度设为固定时的折衷选择的限界，而提高正电荷附着时的耐压和负电荷附着时的耐压。具有如上所述的ρ型杂质面密度分布的降低表面电场区34，能够通过各种方法来形成。例如，能够通过使P型杂质注入时的保护层的开口直径从中央侧朝向外周侧而逐渐减小，从而形成具有如上所述的P型杂质面密度分布的降低表面电场区34。或者，还能够通过使保护层的开口的间隔从中央侧朝向外周侧而逐渐扩大，从而形成具有如上文所述的P型杂质面密度分布的降低表面电场区34。或者，能够通过使保护层的厚度从中央侧朝向外周侧而逐渐变薄，从而形成具有如上文所述的P型杂质面密度分布的降低表面电场区34。如果与低于基准面密度Ntl的范围内的平均梯度相比，超过基准面密度Ntl的范围内的平均梯度较陡峭，则降低表面电场区34内的ρ型杂质面密度的分布可以采用任意的分布。例如，可以如图6所示，设为在高于基准面密度Ntl的ρ型杂质面密度中陡梯度区和缓梯度区被转换的分布，并且，也可以如图7所示，设为在低于基准面密度Ntl的ρ型杂质面密度中陡梯度区和缓梯度区被转换的分布。此外，也可以如图8所示，采用ρ型杂质面密度以阶梯状减少的分布，并且，也可以如图9所示，采用ρ型杂质面密度以曲线状减少的分布。而且，也可以如图10所示而采用如下方式，S卩，在局部上ρ型杂质面密度反复增减，而在整体上P型杂质面密度逐渐减少的分布。此外，也可以如图11所示而采用如下方式，即，在从中央侧的端部B朝向外周侧的端部A而从陡梯度区转换为缓梯度区之后，再转换为陡梯度区的分布。在上述的任何一种情况下，只要超过基准面密度Ntl的范围内的平均梯度与低于基准面密度Ntl的范围内的平均梯度相比成为较陡峭的分布即可。另外，在图1的周边耐压区200内，角部210与直线部220相比易于产生电场集中，从而半导体装置10的耐压根据角部210的电场强度分布而被决定的情况较多。因此，也可以采用如下方式，即，仅对于角部210的降低表面电场区34而设为如图3所示的ρ型杂质面密度分布，而对直线部220的降低表面电场区34将ρ型杂质面密度设为固定。或者，也可以采用如下方式，即，仅对角部210的降低表面电场区34设为如图3所示的ρ型杂质面密度分布，而对直线部220的降低表面电场区34将ρ型杂质面密度的梯度设为固定。(实施例2)本实施例的半导体装置300具备与实施例1的半导体装置10大致相同的结构。在下文中对与实施例1的半导体装置10相同的结构标记相同的参照符号，并省略详细说明。如图12所示，本实施例的半导体装置300具备降低表面电场区310，以代替实施例1的降低表面电场区34。降低表面电场区310由ρ型杂质浓度较低的P型半导体构成。降低表面电场区310被形成在，半导体层20的上表面24侧的表层区域、且周边耐压区200内。降低表面电场区310的一侧的端部与中央电极连接区32相接。在外围电极连接区36与降低表面电场区310之间存在有低浓度η型区30。通过低浓度η型区30，从而使外围电极连接区36与降低表面电场区310分离。降低表面电场区310在外周侧的端部C处,从表面朝向深度方向具有如图13所的空穴浓度的分布。外周侧的端部C处的空穴浓度在从表面朝向深度方向而增加之后，在深度Dtl处获得极大值，之后朝向深度方向而减少。在本实施例中，空穴浓度成为极大值的深度Dtl为，距表面0.5[ μ m]的深度。空穴浓度成为极大值的深度Dtl优选为，距表面的深度为0.5[ μ m]以上。在本实施例的半导体装置300中，通过以上述的方式形成降低表面电场区310，从而能够抑制对外部电荷附着时的半导体装置300的耐压造成的影响。如在实施例1中所说明的那样，当在绝缘层40的表面上附着有外部电荷时，降低表面电场区310内的载流子的分布将发生紊乱，从而给耗尽层的形成带来影响，进而降低半导体装置300的耐压。半导体装置300的耐压依存于降低表面电场区310的外周侧的端部C处的空穴浓度的最大值。当通过外部电荷的付着从而使降低表面电场区310的外周侧的端部C处的空穴浓度的最大值将降低时，半导体装置300的耐压将降低。由于在本实施例的半导体装置300中，在降低表面电场区310的外周侧的端部C处具有在深度Dtl处空穴浓度获得极大值的分布，因此即使在附着了外部电荷的情况下，空穴浓度的最大值也不会很大程度地变化。通过采用这种结构，从而能够抑制由外部电荷的附着而引起的半导体装置300的耐压的降低。另外，即使在以降低表面电场区310的ρ型杂质浓度在最表面处成为最大值的方式而注入了 P型杂质的情况下，也通过由于热施加而引起的硅/氧化膜界面上的偏析，从而最终使P型杂质浓度的峰值(即空穴浓度的峰值)成为距表面约0.4[ μ m]的深度。但是，在本实施例的半导体装置300中，其特征在于，使峰值配置于与这种由偏析而引起的峰值的移动相比更深的位置处。本实施例的半导体装置300的降低表面电场区310，例如在作为ρ型杂质而注入了硼时，能够通过对于外周侧的端部C而设为加速能量I [MeV] 5[MeV]、且离子注入量I X IO12 [cm-2] 5X1013[cm_2]，从而被形成。在以此方式而形成降低表面电场区310时，降低表面电场区310的外周侧的端部C处的、表面浓度比(相对于载流子浓度的极大值的、表面的载流子浓度的比率)成为0.75以下。只要降低表面电场区310内的空穴浓度在外周侧的端部C处具有如图13所示那样的深度方向分布即可。例如，也可以采用如下方式，即，从降低表面电场区310的中央侧跨至外周侧，使空穴浓度成为最大的深度为固定。或者，也可以采用如下方式，即，从降低表面电场区310的中央侧朝向外周侧，使空穴浓度成为最大的深度逐渐变深。或者，也可以采用如下方式，即，从降低表面电场区310的中央侧朝向外周侧，使空穴浓度成为最大的深度不规则地增减。或者，也可以采用如下方式，即，使降低表面电场区310本身从半导体层20的表面远离，而整体上形成在较深的位置处。只要以在降低表面电场区310的外周侧的端部C处，空穴浓度的深度方向分布在深于表面的位置处获得极大值的方式而形成即可。另外，如图14所示，也可以采用如下方式，即，以在外周侧的端部C处，P型杂质浓度在最表面处获得最大值的方式来形成降低表面电场区310之后，在降低表面电场区310的外周侧的端部C的上方进而形成低浓度η型区312。在此情况下，也能够在降低表面电场区310的外周侧的端部C处，使空穴浓度的深度方向分布在深于表面的位置处具有极大值。另外，在以此方式而形成降低表面电场区310和低浓度η型区312时，如果低浓度η型区312处的η型杂质浓度高于降低表面电场区310处的ρ型杂质浓度，则可能会引起半导体装置300的耐压的降低。需要使低浓度η型区312处的η型杂质浓度低于降低表面电场区310处的ρ型杂质浓度。(实施例3)本实施例的半导体装置400具有与实施例1的半导体装置10大致相同的结构。在下文中，对于与实施例1的半导体装置10相同的结构，标记相同的参照符号并省略详细的说明。如图15所示，本实施例的半导体装置400具备降低表面电场区410，以代替实施例1的降低表面电场区34。
降低表面电场区410由ρ型杂质浓度较低的P型半导体构成。降低表面电场区410被形成在，半导体层20的上表面24侧的表层区域、且周边耐压区200内。降低表面电场区410的一侧的端部与中央电极连接区32相接。在外周电极连接区36与降低表面电场区410之间，存在有低浓度η型区30。通过低浓度η型区30，从而使外围电极连接区36与降低表面电场区310分离。在降低表面电场区410的外周侧的端部D的上方层叠有聚娃层412。在聚娃层412上，添加有与降低表面电场区410的ρ型杂质相同元素的ρ型杂质。聚硅层412中的ρ型杂质的浓度被设定为，低于所述聚硅层412下方的降低表面电场区410中的ρ型杂质浓度。在本实施例的半导体装置400中，通过以上述的方式而配置聚硅层412，从而与实施例2的半导体装置300相同地，能够抑制对绝缘层40的表面上附着有外部负荷时的半导体装置400的耐压造成的影响。由于在降低表面电场区410的外周侧的端部D的上方层叠有聚硅层412，因此能够将在降低表面电场区410中空穴浓度获得极大值的深度，设为仅与聚硅层412的厚度对应的量的深度位置处。由此，即使在绝缘层40的表面上附着有外部负载，降低表面电场区410的外周侧的端部D处的空穴浓度的最大值也不会很大程度变化。通过采用这种结构，从而能够抑制由于外部电荷的附着而引起的半导体装置400的耐压的降低。本实施例的半导体装置400与实施例2的半导体装置300不同，在形成降低表面电场区410以及聚硅层412时，不需要以高能量注入杂质。因此，能够减轻在杂质注入时硅所受到的损伤。此外，在本实施例的半导体装置400中，从背面电极连接区38经由低浓度η型区30而流入至降低表面电场区410的外周侧的端部D的附近的载流子，通过聚硅层412而被捕获。从而能够抑制降低表面电场区410的外周侧的端部D附近处的载流子的集中，进而提高半导体装置400的耐破坏量。聚硅层412只要是ρ型杂质浓度低于所述聚硅层41下方的降低表面电场区410中的P型杂质浓度，则以任何方式被构成均可。例如，可以采用如下方式，即，聚硅层412仅添加有与降低表面电场区410所含有的ρ型杂质相同的元素的P型杂质，从而整体上成为P型。或者，也可以采用如下方式，即，聚硅层412添加有与降低表面电场区410所含有的ρ型杂质相同的元素的P型杂质，且添加有更多的η型杂质，从而整体上成为η型。在该种情况下，除了与聚硅层412的厚度相对应的量之外，聚硅层412的η型杂质还成为反掺杂，从而能够使在降低表面电场区410内空穴浓度成为极大值的深度进一步加深。聚硅层412只要至少层叠在降低表面电场区410的外周侧的端部D的上方即可，例如，可以如图15所示那样，仅层叠在降低表面电场区410的外周侧的端部D的上方，或者，也可以以覆盖整个降低表面电场区410的方式，层叠在降低表面电场区410的上方，或者，也可以除了层叠在降低表面电场区410的外周侧的端部D的上方之外，还局部性地层叠在降低表面电场区410的其他部位的上方。在这种情况下，只要使聚硅层412中的ρ型杂质浓度在降低表面电场区410的外周侧的端部D的上方，低于所述聚硅层412下方的降低表面电场区410内的ρ型杂质浓度即可。在其之外的位置处，也可以使聚硅层412中的ρ型杂质浓度高于所述聚硅层412下方的降低表面电场区410内的ρ型杂质浓度。聚硅层412也可以如图15所示那样，层叠在半导体层20的上表面24上，也可以通过预先在半导体层20的上表面24上形成沟槽，并在该沟槽中填充聚硅从而形成。以上，虽然对本发明的具体例进行了详细说明，但这只不过是例示，并不限定专利权利要求。专利权利要求书所记载的技术中，包含对以上例示的具体示例进行各种变形、变更的情况。例如，也可以采用使实施例1和实施例2的特征组合而成的结构。即，可以使图2所示的实施例1的半导体装置10的降低表面电场区34，以在其外周侧的端部A处从表面向深度方向具有如图13所示的空穴浓度的分布的方式而形成。或者，可以采用将实施例1和实施例3的特征组合而成的结构。也就是说，可以采用如下结构，即，在图2所示的实施例1的半导体装置10的降低表面电场区34的外周侧的端部A的上方，层叠图15所示的聚硅层412的结构。或者，可以采用将实施例1、实施例2以及实施例3的特征全部组合而成的机构。在本说明书或附图中所说明的技术要素为，通过单独或各种组合而发挥技术有效性的要素，并不限定于申请时权利要求所记载的组合。此外，本说明书或附图所例示的技术为，同时实现多个目的的技术，且实现其中的一个目的本身也具有技术有效性。符号说明10半导体装置；20半导体层；22外周端；24上表面；26下表面；30低浓度η型区；31中央电极连接区；34降低表面电场区；36外围电极连接区；38背面电极连接区；40绝缘层；50中央电极；60外围电极；80背面电极；90虚线；100半导体元件区；200周边耐压区；210角部；220直线部；300半导体装置；310降低表面电场区；312低浓度η型区；400半导体装置；410降低表面电场区；412聚硅层。
权利要求
1.一种纵型半导体装置，其特征在于， 具备单元区域、和配置于所述单元区域的外侧的非单元区域， 在所述非单元区域的至少一部分区域内具有扩散层， 在所述扩散层中，当俯视观察所述纵型半导体装置时，距所述单元区域较近的一侧的端部处的杂质面密度，高于满足RESURF条件的杂质面密度；且距所述单元区域较远的一侧的端部处的杂质面密度，低于满足RESURF条件的杂质面密度， 在所述扩散层中，当俯视观察所述纵型半导体装置时，与杂质面密度低于满足RESURF条件的杂质面密度的区域中的、杂质面密度的平均梯度相比，杂质面密度高于满足RESURF条件的杂质面密度的区域中的、杂质面密度的平均梯度较大。
2.如权利要求1所述的纵型半导体装置，其特征在于， 在所述扩散层中，从所述单元区域远离的一侧的端部处的载流子浓度的深度方向分布，在深于表面的位置处具有极大值。
3.如权利要求1所述的纵型半导体装置，其特征在于， 在所述扩散层中的从所述单元区域远离的一侧的端部的上方层叠有聚硅层， 所述聚硅层中的与所述扩散层为相同导电型的杂质浓度，低于所述聚硅层的下方的所述扩散层中的、杂质浓度的最大值。
4.一种纵型半导体装置，其特征在于， 具备单元区域、和配置于所述单元区域的外侧的非单元区域， 在所述非单元区域的至少一部分区域内具有扩散层， 在所述扩散层中，从所述单元区域远离的一侧的端部处的、载流子浓度的深度方向分布，在深于表面的位置处具有极大值。
5.一种纵型半导体装置，其特征在于， 具备单元区域、和配置于所述单元区域的外侧的非单元区域， 在所述非单元区域的至少一部分区域内具有扩散层， 在所述扩散层中的从所述单元区域远离的一侧的端部的上方层叠有聚硅层， 所述聚硅层中的与所述扩散层为相同导电型的杂质浓度，低于所述聚硅层的下方的所述扩散层中的、杂质浓度的最大值。
全文摘要
本发明涉及一种具有降低表面电场结构的纵型半导体装置，且提供了抑制附着有外部电荷时的耐压的降低的技术。本说明书所公开的纵型半导体装置具备单元区域、和配置于所述单元区域的外侧的非单元区域。该纵型半导体装置在所述非单元区域的至少一部分区域内具有扩散层。在所述扩散层中，当俯视观察所述纵型半导体装置时，距所述单元区域较近的一侧的端部处的杂质面密度，高于满足RESURF条件的杂质面密度；且距所述单元区域较远的一侧的端部处的杂质面密度，低于满足RESURF条件的杂质面密度。在该扩散层中，当俯视观察所述纵型半导体装置时，与杂质面密度低于满足RESURF条件的杂质面密度的区域中的、杂质面密度的平均梯度相比，杂质面密度高于满足RESURF条件的杂质面密度的区域中的、杂质面密度的平均梯度较大。
文档编号H01L29/06GK103155152SQ20118004980
公开日2013年6月12日 申请日期2011年3月28日 优先权日2011年3月28日
发明者妹尾贤 申请人:丰田自动车株式会社