半导体集成电路装置制造方法

半导体集成电路装置制造方法
【专利摘要】本发明提供一种半导体集成电路装置，其中，第二单元(CL2)与具有基准单元高度的N倍(N为2以上的整数)的单元高度的第一单元(CL1)在单元宽度方向上邻接。在第二单元(CL2)的供电用金属布线(101)之下形成由杂质扩散区域形成的扩散布线(102)。第一单元(CL1)具有以横跨金属布线(101)的单元宽度方向上的延长区域的方式与扩散布线(102)相对置形成的晶体管扩散区域(D_MP23)。扩散布线(102)在单元宽度方向上与单元边界(BL1)相间隔地配置。
【专利说明】半导体集成电路装置
【技术领域】
[0001]本发明涉及一种具有标准单元(以下，适当地称为单元)的半导体集成电路装置，特别涉及一种多高度单元与其他单元相邻配置的结构的布局。
【背景技术】
[0002]作为半导体集成电路的设计方法，使用标准单元的设计方法广为人知。图20是标准单元的布局例，点划线表示单元框。标准单元的Y方向上的长度(在图20中为yl)被称为单元高，X方向上的长度(在图20中为xl)被称为单元宽。单元高与基准高度相同的单元被称为单一高度单元。根据电路结构的不同，或者即使是相同的电路结构，根据驱动能力的不同，单元宽度也不同。
[0003]在图20中，形成在金属布线层上的电源布线501以及接地布线506，在单元的上下端被配置为从单元框的右端向左端延伸。在N阱NW中形成PMOS晶体管MP51-MP53，在P阱PW中形成NMOS晶体管丽51-MN53。由P型杂质扩散区域形成的P+扩散布线502以与电源布线501之下重叠的方式配置，并经由接点503与电源布线501连接。由N型杂质扩散区域形成的N+扩散布线507以与接地布线506之下重叠的方式配置，并经由接点508与接地布线506连接。
[0004]另外，在图20中，从P+扩散布线502分支的P+扩散布线504、505与PMOS晶体管MP51-MP53的源极扩散区域连接，从N+扩散布线507分支的N+扩散布线509、510与NMOS晶体管丽51-MN53的源极扩散区域连接。相比之下，在图21中，配置在电源布线501以及接地布线506之下的扩散布线502A、507A是用于固定阱NW、PW的电位而使用的布局结构。图20以及图21的布局结构作为一般的布局结构广为人知。
[0005]通常，通过降低标准单元的单元高度能够减小半导体集成电路的面积。但是，如果以基准的单元高度制作包含触发电路等复杂电路的单元或驱动能力大的单元，则单元宽度会变得非常大，因而相反地面积有时会增大。
[0006]因此，针对这种单元，制作单元高度为基准高度的N倍(N为2以上的整数)的多高度单元的技术广为人知。例如，单元高度为基准高度的两倍的双高度单元具有使两个单一高度单元的一方反转实现一体化的结构，在单元高度方向上的中央部，配置了与单一高度单元的阱相比高度为大致两倍的阱。在该阱中能够配置栅极宽度较宽的晶体管，因此，能够实现例如驱动能力高的单元。
[0007]现有技术文献
[0008]专利文献
[0009]专利文献I JP特开平7-249747号公报
[0010]专利文献2 JP特开平2001-237328号公报

【发明内容】

[0011]发明要解决的技术课题[0012]在最近的半导体集成电路装置中，除了单一高度单元之外，很多情况下要配置上述多高度单元，且有时会混合有具有多个单元高度的标准单元。另一方面，用于设计的各标准单元需要即使其他任何的标准单元被相邻地配置在上下或左右，也能够遵守设计规则的布局结构。
[0013]图22是在双高度单元上相邻地配置单一高度单元的布局结构的一例。CLa是双高度单元，在单元高度方向上，从上开始按顺序配置P阱PW、N阱NW以及P阱PW，中央部的N阱NW的高度成为单一高度单元的N阱NW的两倍。CLb是单一高度单元，以下其端与单元CLa 一致的方式配置。即，单元CLa的接地布线606以及N+扩散布线607分别与单元CLb的接地布线506以及N+扩散布线507连接。另外，单元CLa的晶体管MP63a的扩散区域以及单元CLb的晶体管MP51的扩散区域以其间隔成为间隔规则的最小值SP的方式预先进行了布局设计。即，晶体管MP63a、MP51的扩散区域分别以与单元框相间隔1/2SP的方式配置。
[0014]在双高度单元CLa的N阱NW中，由于未在电源布线611之下配置扩散布线，因此，能够增大晶体管的扩散区域。在图22的布局中，形成了栅极宽度大并且驱动能力大的晶体管 MP62。
[0015]另一方面，在单一高度单元CLb的上端，P+扩散布线502延伸至单元框的两端。因此，在双高度单元CLa中，为了遵守与P+扩散布线502的间隔规则，形成在N阱NW中的扩散区域必须以与P+扩散布线502的左端相间隔距离SP以上的方式配置。因此，关于栅极布线GA63，需要在单元高度方向上将扩散区域一分为二地配置，因此，不能够形成栅极宽度大的单个晶体管，而形成两个晶体管MP63a、M P63b。关于栅极布线GA61，也由于相同的理由，扩散区域在单元高度方向上被一分为二地配置，形成两个晶体管MP61a、MP61b。
[0016]另外，在图22中，之所以双高度单元CLa的整个N阱NW的扩散区域成为离P+扩散布线502比距离SP还凹陷的形状是因为:关于扩散区域相对于晶体管中的栅极电极的最小尺寸，也存在设计规则上的制约。
[0017]这样一来，如果考虑到相邻的单元的布局结构，则在双高度单元的中央部的宽阱中，在单元宽度方向上的两端附近配置的晶体管，从设计规则上讲不能够获取充分宽的栅极宽度。因此，也不一定能够充分实现作为使用双高度单元的目的之一的晶体管的驱动能力的提高。特别是，由于PMOS晶体管的电流能力低，因此，为了以小面积获取大的驱动能力，优选尽量有效地利用能够形成PMOS晶体管的区域，来形成具有较大栅极宽度的晶体管。
[0018]另外，在精细工艺中，为了抑制晶体管的栅极电极的形状差异，有时会在单元边界上配置伪栅极，以使栅极电极以等间距配置。例如，在图22中，需要以与栅极GA61?GA63相等的间距在单元边界配置伪栅极。但是，如果按图22的布局而在单元边界配置伪栅极，则会产生由P+扩散布线502和伪栅极形成不必要的晶体管的这一问题。
[0019]上述问题不局限于双高度单元，只要是具有宽阱，并且其他单元的扩散布线能够与该阱相邻的布局结构的多高度单元，就可能产生该问题。
[0020]鉴于上述问题，本发明提供一种在具有多高度单元与其他单元相邻配置的结构的半导体集成电路装置中，能够充分实现多高度单元中的晶体管的驱动能力的提高的布局结构。[0021]解决技术课题的手段
[0022]根据本发明的一实施方式，在配置了多个单元的半导体集成电路装置中，上述多个单元包括:第一单元，其是具有基准单元高度的N倍(N为2以上的整数)的单元高度的多高度单元；以及第二单元，其在单元宽度方向上与上述第一单元相邻配置，上述第二单元具有第一金属布线，其在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置；以及第一扩散布线，其由在上述第一金属布线之下以沿单兀宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第一金属布线连接，上述第一单元具有第一晶体管扩散区域，其在单兀宽度方向上与上述第一扩散布线相对置，且以在单兀高度方向上横跨上述第一金属布线的单元宽度方向上的延长区域的方式形成，并构成晶体管，上述第一扩散布线在单元宽度方向上，与上述第一单元和上述第二单元之间的单元边界相间隔地配置。
[0023]根据该实施方式，与作为多高度单元的第一单元相邻配置的第二单元具有:在单元高度方向上的一端沿单元宽度方向延伸的第一金属布线、和由在该金属布线之下以沿单元宽度方向延伸的方式形成的杂质扩散区域形成的第一扩散布线。第一单元具有:以在单元高度方向上横跨第二单元的第一金属布线的单元宽度方向上的延长区域的方式形成的第一晶体管扩散区域。并且，与该第一晶体管扩散区域相对置的第二单元的第一扩散布线在单元宽度方向上，与第一单元和第二单元之间的单元边界相间隔。因此，确保了第一单元的第一晶体管扩散区域与第二单元的扩散布线之间的间隔规则，由此，不会产生将第一晶体管扩散区域分割的必要。因此，即使是在相邻配置的其他单元的附近，也能够在不受其布局影响的情况下形成栅极宽度大的晶体管。
[0024]发明效果
[0025]根据本发明，在多高度单元中，即使在相邻配置的其他单元附近，也能够形成栅极宽度大的晶体管。由此，能够比以往进一步提闻多闻度单兀中的晶体管的驱动能力。
【专利附图】

【附图说明】
[0026]图1是表示第一实施方式中的单一高度单元的布局结构的俯视图。
[0027]图2是表示涉及第一实施方式的双高度单元的布局结构的俯视图。
[0028]图3是表示涉及第一实施方式的半导体集成电路装置的布局结构的俯视图。
[0029]图4是表示第二实施方式的单一高度单元的布局结构的俯视图。
[0030]图5是表示第二实施方式的双高度单元的布局结构的俯视图。
[0031]图6是表示涉及第二实施方式的半导体集成电路装置的布局结构的俯视图。
[0032]图7是表示涉及第二实施方式的半导体集成电路装置的布局结构的俯视图。
[0033]图8是表示涉及第二实施方式的半导体集成电路装置的布局结构的其他例子的俯视图。
[0034]图9是表示涉及第三实施方式的半导体集成电路装置的设计流程的一部分的图。
[0035]图10是表示第三实施方式中的单一高度单元的设计数据的图。
[0036]图11是表示第三实施方式中的双高度单元的设计数据的图。
[0037]图12是在图9的布局设计工序Sll中制作的布局设计数据的一例。
[0038]图13是表示涉及第三实施方式的半导体集成电路装置的布局结构的俯视图。
[0039]图14是在图9的布局设计工序Sll中制作的布局设计数据的一例。[0040]图15是表示涉及第三实施方式的半导体集成电路装置的布局结构的俯视图。
[0041]图16是表示第四实施方式中的单一高度单元的设计数据的图。
[0042]图17是表示第四实施方式中的双高度单元的设计数据的图。
[0043]图18是表示涉及第四实施方式的半导体集成电路装置的布局结构的俯视图。
[0044]图19是表示实施方式中的单一高度单元的布局结构的其他例子的俯视图。
[0045]图20是表示一般的单一高度单元的布局结构的俯视图。
[0046]图21是表示一般的单一高度单元的布局结构的俯视图。
[0047]图22是用于说明本发明的技术问题的图。
【具体实施方式】
[0048]以下，关于本发明的实施方式，参照附图进行说明。
[0049](第一实施方式)
[0050]图1是表示第一实施方式中的单一高度单元的布局结构的俯视图。单一高度单元是指具有基准单元高度的单元。在图1中，点划线表示单元框。另外，附图的横向(X方向)为单元宽度方向，附图的纵向(Y方向)为单元高度方向(以下的附图也相同)。
[0051]在图1中，MP11-MP13是在N阱NW中形成的PMOS晶体管，MN11-MN13是在P阱PW中形成的NMOS晶体管。101是电源布线，106是接地布线，都形成在第一金属布线层上。电源布线101以及接地布线106，在该单一高度单元的单元高度方向上的两端以从单元框的右端到左端沿单元宽度方向延伸的方式分别配置。电源布线101的中心线与单元框的上端一致，接地布线的中心线与单元框的下端一致。102是由在电源布线101之下以沿单元宽度方向延伸的方式形成的P型杂质扩散区域形成的P+扩散布线，并经由接点103与电源布线101连接。107是由在接地布线106之下以沿单元宽度方向延伸的方式形成的N型杂质扩散区域形成的N+扩散布线，并经由接点108与接地布线106连接。
[0052]在图1的结构中，P+扩散布线102以及N+扩散布线107，在单元宽度方向上与单元框的左右端相间隔规定的间隔配置。在此，空出相当于一个接点的宽度与接点之间的间隔之和的间隔(也就是说，接点配置中的一栅格)。因此，从电源布线101分支的布线111经由接点与PMOS晶体管MPll的源极扩散区域连接；从接地布线106分支的布线112经由接点与NMOS晶体管丽11的源极扩散区域连接。虽然布线111、112形成在第一金属布线层上，但由于配置在单元框的左上以及左下的限定区域中，因此，对作为第一金属布线层的布线区域的使用所产生的影响有限。另外，从P+扩散布线102分支的P+扩散布线104与PMOS晶体管MP12、MP13的源极扩散区域连接；从N+扩散布线107分支的N+扩散布线109与NMOS晶体管丽12、丽13的源极扩散区域连接。
[0053]图2是表示本实施方式中的双高度单元的布局结构的俯视图。双高度单元是指:具有基准单元高度的两倍的单元高度的单元。
[0054]在图2 中，MP21-MP23 是在N 阱NW 中形成的 PMOS 晶体管；ΜΝ21_ΜΝ23、ΜΝ24_ΜΝ26 是在P阱PW中形成的NMOS晶体管。在图2的结构中，配置在N阱NW中的PMOS晶体管ΜΡ21、ΜΡ23在单元高度方向上不被分割，构成PMOS晶体管ΜΡ21-ΜΡ23的扩散区域的整个外形形状没有凹部，成为矩形。电源布线211形成在第一金属布线层上，在该双高度单元的单元高度方向上的中央部，以从单元框的右端到左端沿单元宽度方向延伸的方式配置。从电源布线211分支的布线与PMO S晶体管MP21-MP23的源极扩散区域经由接点连接。
[0055]接地布线201、206形成在第一金属布线层上，并在该双高度单元的单元高度方向上的两端，以从单元框的右端向左端向单元宽度方向延伸的方式分别配置。接地布线201、206的中心线与单元框的上端以及下端分别一致。202是由在接地布线201之下以沿单元宽度方向延伸的方式形成的N型杂质扩散区域所形成的N+扩散布线，且经由接点203与接地布线201连接。207是由在接地布线206之下以沿单元宽度方向延伸的方式形成的N型杂质扩散区域所形成的N+扩散布线，且经由接点208与接地布线206连接。从N+扩散布线202分支的N+扩散布线204、205与晶体管丽24-MN26的源极扩散区域连接，从N+扩散布线207分支的N+扩散布线209、210与晶体管丽21-MN23的源极扩散区域连接。
[0056]图3是表示本实施方式所涉及的半导体集成电路装置的布局结构的俯视图，表示的是与图2所示的双高度单元结构相同的第一单元CLl和与图1所示的单一高度单元结构相同的第二单元CL2在单元宽度方向上相邻配置的结构。
[0057]在图3的结构中，第一以及第二单元CL1、CL2以下端对齐的方式配置，作为第一单元CLl的第三金属布线的接地布线206与作为第二单元CL2的第二金属布线的接地布线106，以在单元宽度方向上呈一条直线上的方式配置，并且相互连接。不过，由于作为第二扩散布线的N+扩散布线107是与单元框相间隔规定的间隔(在此，为一栅格)而配置，因此，在第一单元CLl的下端形成的N+扩散布线207与在第二单元CL2的下端形成的N+扩散布线107未连接。
[0058]另外，在第一单元CLl的单元高度方向上的中央部分，电源布线211与作为第二单元CL2的第一金属布线的电源布线101连接。并且，在第一单元CLl中，晶体管MP23的漏极扩散区域D_MP23，以在单元高度方向上横跨第二单元CL2的电源布线101的单元宽度方向上的延长区域的方式，在单元宽度方向上与第二单元CL2的P+扩散区域102相对置地形成。不过，由于作为第一扩散布线的P+扩散布线102与单元框相间隔规定的间隔(在此为一栅格)而配置，因此， 作为第一晶体管扩散区域的漏极扩散区域D_MP23与P+扩散布线102的间隔成为比扩散区域间的间隔规则的最小值SP大的SP1。另外，晶体管MP23的漏极扩散区域D_MP23与单元框间隔1/2SP配置。漏极扩散区域D_MP23与P+扩散布线102的间隔SPl比漏极扩散区域0_1^23和与其相对置的作为晶体管MPll的第一扩散区域的源极扩散区域D_MP11的最小间隔SP大。另外，晶体管MP23的漏极扩散区域D_MP23没有凹部，为矩形。
[0059]即，P+扩散布线102在单元宽度方向上与第一单元CLl和第二单元CL2之间的单元边界BLl相间隔地配置，因此，关于第一单元CLl的PMOS晶体管MP23，无需根据与P+扩散布线102的间隔规则进行上下分割。因此，在N阱NW中，在单元宽度方向上的两端附近也能够形成栅极宽度大的PMOS晶体管，因此，与以往的双高度单元相比，能够提高驱动能力。
[0060]另外，配置在第二单元CL2的上下端的扩散布线102、107都是两端与单元框相间隔。因此，即使将第二单元CL2左右反转配置，或者上下反转配置，与第一单元CLl的晶体管的扩散区域之间也不会产生设计规则错误。
[0061]根据本实施方式，将配置在单一高度单元的单元高度方向上的两端的扩散布线设为在单元宽度上与单元框相间 隔规定间隔而配置的布局结构，由此，能够扩大配置在双高度单元的中央部的阱中的晶体管的栅极宽度。由此，能够提高单元的驱动能力。另外，在本实施方式所示的布局结构，能够通过修改以往的布局而很容易地实现，因此，能够以很少的工作量进行处理。
[0062](第二实施方式)
[0063]图4是表示第二实施方式中的单一高度单元的布局结构的俯视图。在图4中，对与图1相同的构成要素标注与图1相同的附图标号，并在此省略其详细说明。
[0064]图4的布局结构与图1大致相同，P+扩散布线102以及N+扩散布线107，在单元宽度方向上与单元框的左右端相间隔规定间隔而配置。不过，该规定间隔与图1不同。在图4中，P+扩散布线102以及N+扩散布线107与单元框的左右端相间隔1/2S P而配置。另外，将P+扩散布线102与电源布线101连接的接点103以及将N+扩散布线107与接地布线106连接的接点108的配置位置，相对于构成晶体管的扩散区域上的接点分别相间隔半栅格。
[0065]由此，P+扩散布线102以及N+扩散布线107变得比第一实施方式大，例如，即使是单元宽度小的单元，也能够制成满足扩散布线的最小面积规则的扩散布线。另外，通过将扩散布线的接点错开半栅格，能够充分获取接点与扩散布线的重叠，并且与实施方式I相比，能够增加接点数量。
[0066]另外，在图4的布局结构中，从P+扩散布线102分支的扩散布线105与PMOS晶体管MPl I的源极扩散区域连接；从奸扩散布线107分支的扩散布线110与NMOS晶体管丽11的源极扩散区域连接。如上所述，为了对晶体管的源极扩散区域提供电源电位或接地电位，能够比图1的布局结构更多地使用扩散布线，因此，能够更有效地将第一金属布线层作为布线区域来利用。
[0067]图5是表示本实施方式的双高度单元的布局结构的俯视图。在图5中，对与图2相同的构成要素标注与图2相同的附图标号，并在此省略其详细说明。
[0068]图5的布局结构与图2大致相同，但N+扩散布线202、207在单元宽度方向上与单元框的左右端相间隔规定间隔而配置这一点与图2不同。在图5中，N+扩散布线202、207与单元框的左右端相间隔1/2SP而配置。另外，连接N+扩散布线202与接地布线201的接点203以及连接N+扩散布线207与接地布线206的接点208的配置位置，与构成晶体管的扩散区域上的接点错开半个栅格。
[0069]图6是表示本实施方式的半导体集成电路装置的布局结构的俯视图，表示的是与图5所示的双高度单元结构相同的第一单元CLl和与图4所示的单一高度单元结构相同的第二单元CL2在单元宽度方向上相邻配置的结构。
[0070]在图6的结构中，第一以及第二单元CL1、CL2，以下端对齐的方式配置，第一单元CLl的接地布线206与第二单元CL2的接地布线106，以在单元宽度方向上呈一条直线上的方式配置，并且相互连接。不过，在第一单元CLl的下端形成的N+扩散布线207与在第二单元CL2的下端形成的N+扩散布线107由于都与单元框相间隔规定间隔(在此，为1/2SP)而配置，因此，并不连接。
[0071]另外，在第一单元CLl的单元高度方向上的中央部分，电源布线211与第二单元CL2的电源布线101连接。并且，在第一单元CLl中，晶体管MP23的漏极扩散区域D_MP23，以在单元高度方向上横跨第二单元CL2的电源布线101的单元宽度方向上的延长区域的方式，在单元宽度方向上与第二单元CL2的P+扩散区域102相对置地形成。不过，由于P+扩散布线102与单元框相间隔规定的间隔(在此，为1/2SP)而配置，因此，漏极扩散区域0_MP23与P+扩散布线102的间隔成为扩散区域之间的间隔规则的最小值SP。这与漏极扩散区域D_MP23和与其相对置的晶体管MPll的源极扩散区域D_MP11的最小间隔SP相等。另夕卜，晶体管MP23的漏极扩散区域D_MP23与单元框间隔1/2SP配置。另外，晶体管MP23的漏极扩散区域D_MP23不具有凹部，为矩形。
[0072]即，P+扩散布线102，在单元宽度方向上与第一单元CLl和第二单元CL2之间的单元边界BLl相间隔地配置，因此，关于第一单元CLl的PMOS晶体管MP23，不需要根据与P+扩散布线102的间隔规则进行上下分割。因此，在N阱NW中，在单元宽度方向上的两端附近也能够形成栅极宽度大的PMOS晶体管，因此，与以往的双高度单元相比，能够提高驱动能力。
[0073]另外，第一单元CLl中的接点208当中的最接近于单元边界BLl的接点与单元边界BLl之间的间隔、和第二单元CL2中的接点108中的最接近于边界BLl的接点与单元边界BLl之间的间隔相等。
[0074]图7是在图6的结构中将与图4所示的单一高度单元结构相同的第三以及第四单元CL3、CL4进一步相邻配置的布局。第三以及第四单元CL3、CL4，在单元宽度方向上相邻配置，并且以与第一以及第二单元CL1、CL2共同拥有接地布线206、106的方式在单元高度方向上相邻地配置。图4的单一高度单元以及图5的双高度单元，由于单元框上下端的扩散布线上的接点存在于相同的栅格上，因此能够将其上下相邻地配置。
[0075]另外，在图7的结构中，第三以及第四单元CL3、CL4的单元宽度方向上的单元边界BL2的位置与第一以及第二单元CL1、CL2的单元方向上的单元边界BLl的位置被错开。因此，第三单元CL3以横跨第一以及第二单元CLl、CL2的单元边界BLl的方式配置，由此，N+扩散布线207、107之间的空隙被第三单元CL3的N+扩散布线107a填补。同样，N+扩散布线107的右侧空隙被第四单元CL4的N+扩散布线107b填补。也就是说，在接地布线206、106之下形成的扩散布线207、107a、107、107b横跨单元边界BLl且无间隙地连续配置。另夕卜，由此接点数量也得以增加。因此，能够进一步降低接地布线206、106的电阻值。另外，同样，也能够进一步降低电源布线的电阻值。
[0076]图8是表示本实施方式的半导体集成电路装置的布局结构的其他例子的俯视图，表示与图5所示的双高度单元结构相同的第一单元CLl和作为其他结构的双高度单元的第二单元CL2A在单元宽度方向上相邻配置的结构。
[0077]相比图5所示的双高度单元，第二单元CL2A是将N阱NW与P阱PW调换的结构。SP，在单元高度方向上的上端，以沿单元宽度方向延伸的方式配置了作为第一金属布线的电源布线301，并在电源布线301之下形成作为第一扩散布线的P+扩散布线302。电源布线301与P+扩散布线302经由接点303连接。并且，P+扩散布线302在单元宽度方向上与单元框的左右端相间隔1/2SP而配置。另外，连接P+扩散布线302与电源布线301的接点303的配置位置，相对于构成晶体管的扩散区域上的接点，各错开半个栅格。
[0078]在图8的结构中，漏极扩散区域D_MP23与P+扩散布线302的间隔成为扩散区域之间的间隔规则的最小值SP。换句话说，漏极扩散区域D_MP23与P+扩散布线302的间隔SP成为和漏极扩散区域D_MP23与晶体管MP31的源极扩散区域D_MP31的最小间隔相等。即，能够获得与图6的结构相同的作用效果。[0079]另外，在第二单元CL2A的单元高度方向上的中央部分，接地布线311与第一单元CL2的作为第三金属布线的接地布线206连接。并且，在第二单元CL2A中，以在单元高度方向上横跨第一单元CLl的接地布线206的单元宽度方向上的延长区域的方式，晶体管MN31的源极扩散区域0_1^31在单元宽度方向上与第一单元CL2的作为第三扩散布线的N+扩散布线207相对置地形成。不过，由于N+扩散布线207与单元框相间隔1/2SP而配置，因此，作为第二晶体管扩散区域的漏极扩散区域D_MN31与N+扩散布线207的间隔成为扩散区域之间的间隔规则的最小值SP。因此，关于第二单元CL2A的NMOS晶体管丽31，不需要根据与N+扩散布线207的间隔规则进行上下分割。因此，在P阱PW中，在单元宽度方向上的两端附近也能够形成栅极宽度大的NMOS晶体管。
[0080]另外，在图8中，对双高度单元与第一单元CLl相邻的结构进行了说明，但即使在相邻具有基准单元高度的M倍(M为2以上的整数)的单元高度的多高度单元的情况下，也能够实现相同的结构。例如，图8中的第二单元CL2A可以是具有基准单元高度的三倍的单元高度并且按照单元高度方向上的从上到下的顺序具有N阱、P阱、N阱和P阱的多高度单
J Li ο
[0081](第三实施方式)
[0082]图9是表示第三实施方式的半导体集成电路装置的设计流程的一部分的图。在图9中，Sll是布局设计工序，进行标准单元的配置以及标准单元之间的布线等，并制作布局设计数据。在此，标准单元以单元框为基准配置。S12是层运算处理工序，针对在布局设计工序S12制成的布局设计数据，在考虑到运算用层的重叠的基础上进行布局变更。另外，运算用层是指用于修改布局的设计数据上的概念，并不会出现在实际的布局结构中。S13是布局检验工序，针对运算处理后的布局数据LDl进行设计规则等的检测。
[0083]图10是表示本实施方式的单一高度单元的设计数据的图。在图10中，P+扩散布线102以及N+扩散布线107 向单元框的单元宽度方向上的两端延伸，在从两端到内侧方向距离1/2SP的范围内，配置具有与P+扩散布线102以及N+扩散布线107相同宽度的第一运算用层401。另外，P+扩散布线102以及N+扩散布线107上的接点103、108与配置在构成晶体管的各扩散区域中的接点被配置在相同的栅格上。并且，只在接点103、108当中的单元宽度方向上的两端的接点处，配置具有与接点相同形状的第二运算用层402。另外，除此以外，与图4所示的单一高度单元相同。
[0084]图11是表示本实施方式的双高度单元的设计数据的图。在图11中，N+扩散布线202,207向单元框的单元宽度方向上的两端延伸，在从两端到单元内侧方向距离1/2SP的范围内，配置具有与N+扩散布线202、207相同宽度的第一运算用层401。另外，N+扩散布线202、207的接点203、208与配置在构成晶体管的各扩散区域中的接点被配置在相同的栅格上。并且，只在接点203、208当中的单元宽度方向上的两端的接点处，配置具有与接点相同形状的第二运算用层402。并且，在双高度单元的单元高度方向上的中央部，第三运算层403以从单元框向外侧延伸的方式配置。第三运算层403具有与单一高度单元的P+扩散布线相同的宽度，长度至少为1/2SP以上。除此以外，与图5所示的双高度单元相同。
[0085]图12是在布局设计工序Sll中制成的布局设计数据的一例，表示的是在图11所示的双高度单元CLl的单元宽 度方向上的两侧配置图10所示的单一高度单元CL2a、CL2b、CL2c的结构。单元CLl、CL2a、CL2b、CL2c是以单元框的下端在单元高度方向上在同一位置对齐的方式配置的。
[0086]在层运算处理工序S12中，针对在布局设计工序Sll制成的布局设计数据，关于第一运算用层401与第三运算用层403重叠的部分，删除了 P+扩散布线以及N+扩散布线。另夕卜，关于第二运算用层402与第三运算层403重叠的部分，删除了接点。在图12的布局设计数据中，关于单元CL2a，删除了 P+扩散布线102a中的从单元右端到距离为1/2SP为止的范围102_ra、和P+扩散布线102a上的接点当中与单元右端最近的接点103_4a。另外，关于单元CL2b，删除了 P+扩散布线102b的从单元左端到距离为1/2S P为止的范围1021b、和P+扩散布线102b上的接点当中与单元左端最近的接点103_lb。
[0087]图13是执行布局运算处理工序S12之后的布局设计数据，相当于本实施方式的半导体集成电路装置的布局俯视图。另外，省略了在布局设计工序Sll中形成的标准单元之间的布线。在图13中，单元CLl的晶体管MP21的扩散区域与单元CL2a的P+扩散布线102a之间、以及单元CLl的晶体管MP23的扩散区域与单元CL2b的P+扩散布线102b之间的间隔成为与设计规则的最小值SP相同。因此，关于单元CL1，无需分割被配置在N阱NW中的晶体管MP21、MP23，能够形成具有大的栅极宽度的一个晶体管。
[0088]另外，关于单元CL2a中的P+扩散布线102a的右端与配置在最右边的接点103_2a之间、以及单元CL2b中的P+扩散布线102b的左端与配置在最左边的接点103_3b之间，确保了充分的重叠ovll。由此，在布局检验工序S13中能够防止设计规则错误的产生。
[0089]而且，配置在单元CL1、CL2a、CL2b、CL2c的下端的N+扩散布线107a、207、107b、107c彼此连接。另外，配置在单元CL2b、CL2c的上端的P+扩散布线102b、102c被连接。即，扩散布线的区域或扩散布线与用金属布线制成的接地布线或电源布线之间的接点数量并没有太多削减。由此，抑制了在提供接地电位或电源电位时的电阻值的降低。
[0090]另外，在单元CL2b中，与单元CLl的单元边界和配置在P+扩散布线102b上的接点当中离该单元边界最近的接点之间的间隔，比该单元边界和配置在N+扩散布线107b上的接点当中离该单元边界最近的接点之间的间隔大。同样，在单元CL2a中，与单元CLl的单元边界和配置在P+扩散布线102a上的接点当中离该单元边界最近的接点之间的间隔，比该单元边界和配置在N+扩散布线107a上的接点当中离该单元边界最近的接点之间的间隔大。
[0091]另外，在单元宽度方向上以晶体管MP23的扩散区域的位置为基准进行观察的情况下，配置在P+扩散布线102b上的接点当中的在单元宽度方向上与晶体管MP23的扩散区域最近的接点和晶体管MP23的扩散区域之间的单元宽度方向上的间隔，比配置在N+扩散布线107b上的接点当中的在单元宽度方向上与晶体管MP23的扩散区域最近的接点和晶体管MP23的扩散区域之间的单元宽度方向上的间隔大。同样，在单元宽度方向上以晶体管MP21的扩散区域的位置为基准进行观察的情况下，配置在P+扩散布线102a上的接点当中的在单元宽度方向上与晶体管MP21的扩散区域最近的接点和晶体管MP21的扩散区域之间的单元宽度方向上的间隔，比配置在N+扩散布线107a上的接点当中的在单元宽度方向上与晶体管MP21的扩散区域最近的接点和晶体管MP21的扩散区域之间的单元宽度方向上的间隔大。
[0092]图14是在布局设计工序Sll中制成的布局设计数据的一例，表示在图11所示的双高度单元CLl的单元宽度方向上的右侧，配置了具有相对于图11将N阱NW与P阱PW调换的结构的双高度单元CL2B的结构。单元CL2B以其上端与单元CLl的中央部一致的方式配置。
[0093]在层运算处理工序S12中，针对单元CLl，删除了 N+扩散布线207的从单元右端到距离1/2SP为止的范围207_r、和N+扩散布线207上的接点当中离单元右端最近的接点208_4。另外，关于单元CL2B，删除了 P+扩散布线302的从单元左端到距离1/2SP为止的范围302_1、和P+扩散布线302上的接点当中离单元右端最近的接点303_1。
[0094]图15是执行布局运算处理工序S12之后的布局设计数据，相当于本实施方式的半导体集成电路装置的布局俯视图。另外，省略了在布局设计工序Sll中形成的标准单元之间的布线。在图15中，单元CLl的晶体管MP23的扩散区域与单元CL2B的P+扩散布线302之间、以及单元CL2B的晶体管丽31的扩散区域与单元CLl的N+扩散布线207之间的间隔成为与设计规则的最小值SP相同。因此，没有必要将配置在单元CLl的N阱NW中的晶体管以及配置在单元CL2B的P阱PW中的晶体管进行分割，能够形成具有大的栅极宽度的一个晶体管。
[0095]S卩，图13以及图15的布局结构作为半导体集成电路装置具有与第一以及第二实施方式相同的特征，能够获得相同的作用效果。
[0096]如上所述，根据本实施方式，在单元的设计数据中，在配置在单元上端以及下端的扩散布线的左右两端设置第一运算用层，在离该扩散布线的左右两端最近的接点设置第二运算用层。另外，关于双高度单元，在单元高度方向上的中央部设置了从单元框向左右延伸的第三运算用层。并且，针对布局设计数据进行如下运算处理:针对第一运算用层与第三运算用层重叠的部分来删除扩散布线，并针对第二运算用层与第三运算用层重叠的部分来删除接点。根据这种设计流程，关于配置在双高度单元的中央部的晶体管，无需根据与相邻配置的单元之间的布局规则进行分割，能够形成栅极宽度大的一个晶体管。
[0097]另外，在本实施方式中，虽然将扩散布线上的接点与晶体管上的接点配置在相同的栅格上，但也可以采用错开半个栅格的形式。在这种情况下，就变得无需使用用于删除扩散布线上的接点的第二运算层，能够将接点平均地配置。
[0098](第四实施方式)
[0099]在第四实施方式中也遵循图9的设计流程。即，使用具有运算用层的单元的设计数据来制作布局设计数据，然后，进行如下运算处理:针对第一运算用层与第三运算用层重叠的部分来删除扩散布线，并针对第二运算用层与第三运算用层重叠的部分来删除接点。
[0100]图16是表示本实施方式的单一高度单元的设计数据的图。图16的结构与图10大致相同。不过，在P阱PW的两端分别配置了伪栅极DG11、DG13 ;在N阱NW的两端分别配置了伪栅极DG12、DG14。
[0101]图17是表示本实施方式的双高度单元的设计数据的图。图17的结构与图11大致相同。不过，在N阱NW的两端分别配置了伪栅极DG291、DG292 ;在下侧的P阱PW的两端分别配置了伪栅极DG21、DG25 ;在上侧的P阱PW的两端分别配置了伪栅极DG24、DG28。伪栅极DG291、DG292以横跨单元高度方向上的单元中央部的方式在N阱NW的几乎整个范围内延伸。因此，伪栅极DG291、DG292的单元高度方向上的长度变得比晶体管MP21、MP23的栅极宽度长。
[0102]图18是在布局设计工序Sll以及层运算处理工序S12中制成以及修改的布局设计数据，相当于本实施方式的半导体集成电路装置的布局俯视图。图18表示在图17所示的双高度单元CLl的单元宽度方向上的两侧配置了图16所示的单一高度单元CL2a、CL2b、CL2c的结构。单元CLl、CL2a、CL2b和CL2c，以单元框的下端在单元高度方向上在相同位置对齐的方式配置。另外，省略了在布局设计工序Sll形成的标准单元之间的布线。
[0103]在图18中，与图13相同，通过布局运算处理工序S12，删除了单元CL2a的P+扩散布线102a的从单元右端到距离1/2SP为止的范围、以及单元CL2b的P+扩散布线102b的从单元左端到距离1/2SP为止的范围。即，在单元CLl的晶体管MP21的扩散区域与单元CL2a的P+扩散布线102a之间、以及单元CLl的晶体管MP23的扩散区域与单元CL2b的P+扩散布线102b之间空出了间隔SP。因此，伪栅极DG291、DG292与扩散布线不重叠，不会形成不需要的晶体管。由此，能够抑制单元CLl的晶体管的栅极电极的形状偏差。
[0104]如上所述，根据本实施方式，关于配置在双高度单元的中央部的晶体管，能够在无需在其两侧形成不需要的晶体管的情况下配置伪栅极。由此，能够抑制配置在双高度单元的中央部的晶体管的栅极电极的形状偏差。
[0105]另外，在图18中，虽然相对于在第三实施方式所示的图13的结构形成了追加了伪栅极的结构，但即使在对于第一以及第二实施方式所示的结构，同样追加了伪栅极的情况下，也能够获得相同的效果，这一点是不言而喻的。例如，在图3或图6的布局中，在单元CLl的晶体管MP23的扩散区域D_MP23与单元CL2的P+扩散布线102相对置的区间，可以按照沿单元高度方向延伸的方式配置伪栅极。即，在上述各实施方式中，在多高度单元的矩形晶体管扩散区域和与其相对置的相邻单元的扩散布线之间未配置栅极布线，或只配置一根栅极布线。
[0106]另外，虽然在上述各实施方式中，以在双高度单元的中央部配置了 N阱，并在该N阱中相邻地配置了其他单元的扩散布线的结构为例进行了说明，但并不局限于此，例如，即使是在双高度单元的中央部配置了 P阱，并在该P阱中相邻地配置了其他单元的扩散布线的结构，也能够与上述 各实施方式同样地适用。
[0107]另外，虽然在上述各实施方式中以在双高度单元中相邻地配置其他单元的结构为例进行了说明，但不局限于双高度单元，只要是具有基准单元高度的N倍(N为2以上的整数)的单元高度的多高度单元与其他单元相邻配置的结构，就能够适用上述各实施方式。即，只要是多高度单元具有大的阱区域、并且其他单元的扩散布线与该阱区域相邻配置的结构，上述各实施方式就有效。
[0108]另外，虽然在上述各实施方式中以配置在单元的上下端的扩散布线与晶体管的源极区域连接的结构为例进行了说明，但即使是例如将配置在单元的上下端的扩散布线的P/N颠倒、并将该扩散布线用于固定基板电位的结构，也能够获得相同的效果。例如，图19是相对于图1的单一高度单元而变更成将扩散布线用于基板电位固定的结构的例子。在图19中，N+扩散布线102A用于N阱NW的电位固定；P+扩散布线107A用于P阱PW的电位固定。
[0109]产业上的可利用性
[0110]根据本发明，在半导体集成电路装置中，能够比以往进一步提高多高度单元中的晶体管的驱动能力。因此，对于例如LSI的面积减小或性能提闻很有效。
[0111]附图标号的说明
[0112]CLl双高度单 元(第一单元)[0113]CL2，CL2b举一高度单元(第二举元)
[0114]CL2A, CL2B双高度单元(第二单元)
[0115]CL3单元(第三单元)
[0116]CL4单元(第四单元)
[0117]101电源布线(第一金属布线)
[0118]102,102b, 102A P+扩散布线(第一扩散布线)
[0119]103接点
[0120]106接地布线(第二金属布线)
[0121]107，107AN+扩散布线(第二扩散布线)
[0122]108接点
[0123]206接地布线(第三金属布线)
[0124]207N+扩散布线(第三扩散布线)
[0125]208接点
[0126]301电源布线(第一金属布线)`
[0127]302P+扩散布线(第一扩散布线)
[0128]303接点
[0129]D_MP23晶体管MP23的源极扩散区域(第一晶体管扩散区域)
[0130]D_MP11晶体管MPll的漏极扩散区域(第一扩散区域)
[0131]D_MN31晶体管丽11的源极扩散区域(第二晶体管扩散区域)
[0132]DG291, DG292 伪栅极
[0133]BLl, BL2单元边界
【权利要求】
1.一种半导体集成电路装置，其配置了多个单元， 上述多个单元包括: 第一单元，其是具有基准单元高度的N倍的单元高度的多高度单元，N为2以上的整数；以及 第二单元，其在单元宽度方向上与上述第一单元相邻配置， 上述第二单元具有: 第一金属布线，其在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置；以及第一扩散布线，其由在上述第一金属布线之下以沿单兀宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第一金属布线连接， 上述第一单元具有: 第一晶体管扩散区域，其在单元宽度方向上与上述第一扩散布线相对置，且以在单元高度方向上横跨上述第一金属布线的单元宽度方向上的延长区域的方式形成，并构成晶体管， 上述第一扩散布线在单元宽度方向上，与上述第一单元和上述第二单元之间的单元边界相间隔地配置。
2.根据权利要求1所述的半导体集成电路装置，其特征为， 上述第二单元是具有上述 基准单元高度的单一高度单元，并且具有第二金属布线，该第二金属布线在单元高度方向上的另一端，以沿单元宽度方向延伸的方式配置， 上述第一单元具有第三金属布线，该第三金属布线在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置， 上述第二单元的上述第二金属布线与上述第一单元的上述第三金属布线，以在单元宽度方向上呈一条直线上的方式配置，并彼此连接。
3.根据权利要求2所述的半导体集成电路装置，其特征为， 上述第二单元还具有: 第二扩散布线，其由以在上述第二金属布线之下沿单元宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第二金属布线连接， 上述第二扩散布线在单元宽度方向上，与上述第一单元和上述第二单元之间的单元边界相间隔地配置。
4.根据权利要求3所述的半导体集成电路装置，其特征为， 上述第一单元还具有: 第三扩散布线，其由在上述第三金属布线之下以沿单元宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第三金属布线连接， 上述第三扩散布线在单元宽度方向上，与上述第一单元和上述第二单元之间的单元边界相间隔地配置。
5.根据权利要求4所述的半导体集成电路装置，其特征为， 在上述第一单元中， 对上述第三金属布线和上述第 三扩散布线进行连接的接点的配置位置，在单元宽度方向上，与在构成晶体管的扩散区域中形成的接点的配置位置相错开。
6.根据权利要求4所述的半导体集成电路装置，其特征为，上述第一单元中的对上述第三金属布线和上述第三扩散布线进行连接的接点当中的离上述单元边界最近的接点和上述单元边界之间的间隔、与上述第二单元中的对上述第二金属布线和上述第二扩散布线进行连接的接点当中的离上述单元边界最近的接点和上述单元边界之间的间隔相等。
7.根据权利要求2所述的半导体集成电路装置，其特征为， 上述多个单元包括: 在单元宽度方向上相邻配置的第三以及第四单元， 上述第三以及第四单元以与上述第一以及第二单元共同拥有上述第二以及第三金属布线的方式在单元高度方向上相邻配置， 上述第三以及第四单元的单元宽度方向上的单元边界的位置与上述第一以及第二单元的单元宽度方向上的单元边界的位置相错开， 由以在上述第二以及第三金属布线之下沿单元宽度方向延伸的方式形成的杂质扩散区域形成、并经由接点与上述第二以及第三金属布线连接的第二扩散布线，横跨上述第一以及第二单元的单元宽度方向上的单元边界地连续配置。
8.根据权利要求2所述的半导体集成电路装置，其特征为， 上述第二单元还具有: 第二扩散布线，其由以在上述第二金属布线之下沿单元宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第二金属布线连接， 上述第二单元中的对上述第一金属布线和上述第一扩散布线进行连接的接点当中的离上述单元边界最近的接点与上述单元边界之间的间隔，比上述第二单元中的对上述第二金属布线和上述第二扩散布线进行连接的接点当中的离上述单元边界最近的接点与上述单元边界之间的间隔大。
9.根据权利要求1所述的半导体集成电路装置，其特征为， 在上述第二单元中， 对上述第一金属布线和上述第一扩散布线进行连接的接点的配置位置，在单元宽度方向上，与在构成晶体管的各扩散区域中形成的接点的配置位置相错开。
10.根据权利要求1所述的半导体集成电路装置，其特征为， 上述第二单元是具有基准单元高度的M倍的单元高度的多高度单元，M为2以上的整数， 上述第一单元还具有: 第三金属布线，其在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置；和第三扩散布线，其由以在上述第三金属布线之下沿单元宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第三金属布线连接， 上述第二单元具有: 第二晶体管扩散区域，其在单元宽度方向上与上述第三扩散布线相对置，且以在单元高度方向上横跨上述第三金属布线 的单元宽度方向上的延长区域的方式形成，并构成晶体管， 上述第三扩散布线在单元宽度方向上，与上述第一单元和上述第二单元之间的单元边界相间隔地配置。
11.根据权利要求1~10的任意一项所述的半导体集成电路装置，其特征为， 在上述第一晶体管扩散区域与上述第一扩散布线相对置的区间，以沿单元高度方向延伸的方式形成伪栅极。
12.—种半导体集成电路装置，配置了多个单元， 上述多个单元包括: 第一单元，其是具有基准单元高度的N倍的单元高度的多高度单元，N为2以上的整数；以及 第二单元，其在单元宽度方向上，与上述第一单元相邻配置， 上述第二单元具有: 第一金属布线，其在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置；第一扩散布线，其由在上述第一金属布线之下以沿单兀宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第一金属布线连接；以及第一扩散区域，其构成晶体管， 上述第一单元具有: 第一晶体管扩散区域，其在单元宽度方向上，与上述第一扩散布线以及上述第一扩散区域相对置，且以在单元高度方向上横跨上述第一金属布线的单元宽度方向上的延长区域的方式形成，并构成晶体管 ， 上述第一扩散布线与上述第一晶体管扩散区域的间隔为:上述第一扩散区域与上述第一晶体管扩散区域的最小间隔以上。
13.根据权利要求12所述的半导体集成电路装置，其特征为， 上述第二单元是具有上述基准单元高度的单一高度单元，并具有第二金属布线，该第二金属布线在单元高度方向上的另一端，以沿单元宽度方向延伸的方式配置， 上述第一单元具有第三金属布线，该第三金属布线在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置， 上述第二单元的上述第二金属布线与上述第一单元的上述第三金属布线，以在单元宽度方向上呈一条直线上的方式配置，并彼此连接。
14.根据权利要求13所述的半导体集成电路装置，其特征为， 上述第二单元还具有: 第二扩散布线，其由以在上述第二金属布线之下沿单元宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第二金属布线连接， 上述第二单元中的对上述第一金属布线和上述第一扩散布线进行连接的接点当中的在单元宽度方向上离上述第一晶体管扩散区域最近的接点与上述第一晶体管扩散区域之间的在单元宽度方向上的间隔，比上述第二单元中的对上述第二金属布线和上述第二扩散布线进行连接的接点当中的在单元宽度方向上离上述第一晶体管扩散区域最近的接点与上述第一晶体管扩散区域之间的在单元宽度方向上的间隔大。
15.根据权利要求12所述的半导体集成电路装置，其特征为， 在上述第二单元中， 对上述第一金属布线 和上述第一扩散布线进行连接的接点的配置位置，在单元宽度方向上，与在构成晶体管的各扩散区域 中形成的接点的配置位置相错开。
16.根据权利要求12~15的任意一项所述的半导体集成电路装置，其特征为， 在上述第一晶体管扩散区域与上述第一扩散布线相对置的区间，以沿单元高度方向延伸的方式形成伪栅极。
17.一种半导体集成电路装置，其配置了多个单元， 上述多个单元包括: 第一单元，其是具有基准单元高度的N倍的单元高度的多高度单元，N为2以上的整数；以及 第二单元，其在单元宽度方向上，与上述第一单元相邻配置， 上述第二单元具有: 第一金属布线，其在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置；以及第一扩散布线，其由在上述第一金属布线之下以沿单兀宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第一金属布线连接， 上述第一单元具有: 矩形的第一晶体管扩散区域，其在单元宽度方向上与上述第一扩散布线相对置，且以在单元高度方向上横跨上述第一金属布线的单元宽度方向上的延长区域的方式形成，并构成晶体管， 在上述第一扩散布线与上 述第一晶体管扩散区域之间未配置栅极布线、或者只配置了一根栅极布线。
18.根据权利要求17所述的半导体集成电路装置，其特征为， 上述第二单元是具有上述基准单元高度的单一高度单元，并具有第二金属布线，该第二金属布线在单元高度方向上的另一端，以沿单元宽度方向延伸的方式配置， 上述第一单元具有第三金属布线，该第三金属布线在单元高度方向上的一端，以沿单元宽度方向延伸的方式配置， 上述第二单元的上述第二金属布线与上述第一单元的上述第三金属布线以在单元宽度方向上呈一条直线上的方式配置，并彼此连接。
19.根据权利要求18所述的半导体集成电路装置，其特征为， 上述第二单元还具有: 第二扩散布线，其由以在上述第二金属布线之下沿单元宽度方向延伸的方式形成的杂质扩散区域形成，并经由接点与上述第二金属布线连接， 上述第二单元中的对上述第一金属布线和上述第一扩散布线进行连接的接点当中的在单元宽度方向上离上述第一晶体管扩散区域最近的接点与上述第一晶体管扩散区域之间的在单元宽度方向上的间隔，比上述第二单元中的对上述第二金属布线和上述第二扩散布线进行连接的接点当中的在单元宽度方向上离上述第一晶体管扩散区域最近的接点与上述第一晶体管扩散区域之间的在单元宽度方向上的间隔大。
20.根据权利要求17所述的半导体集成电路装置，其特征为， 在上述第二单元中， 对上述第一金属布线和上述第一 扩散布线进行连接的接点的配置位置，在单元宽度方向上，与在构成晶体管的各扩 散区域中形成的接点的配置位置相错开。
【文档编号】H01L21/82GK103890929SQ201180074485
【公开日】2014年6月25日 申请日期:2011年10月31日 优先权日:2011年10月31日
【发明者】林幸太郎, 西村英敏 申请人:松下电器产业株式会社