包括金刚石层的器件的制作方法

包括金刚石层的器件的制作方法
【专利摘要】一种器件包括衬底层、金刚石层和器件层。所述器件层被图案化。所述金刚石层与所述器件层所关联的图案相合。
【专利说明】包括金刚石层的器件
【背景技术】
[0001]绝缘体上硅(Si) (SOI)是一种标准的硅基器件平台，包括可为诸如SiO2的氧化物(即掩埋氧化物(BOX)层)的绝缘体层。然而，SiO2具有极差的热导率(大约1.3ff/m/°C )，妨碍了有效的散热并造成器件发热和性能和/或可靠性下降。
【专利附图】

【附图说明】
[0002]图1是根据示例的包括金刚石层的器件的截面侧视图。
[0003]图2是根据示例的包括多个部件、中间材料层和金刚石层的器件的截面侧视图。
[0004]图3是根据示例的包括金刚石层和不对称器件层的器件的截面侧视图。
[0005]图4是根据示例的包括金刚石层和不对称器件层的器件的截面侧视图。
[0006]图5A是根据示例的包括绝缘图案化结构和金刚石层的器件的截面侧视图。
[0007]图5B是根据示例的包括绝缘图案化结构和金刚石层的器件的截面侧视图。
[0008]图5C是根据示例的包括绝缘图案化结构和金刚石层的器件的截面侧视图。
[0009]图是根据示例的包括绝缘图案化结构和金刚石层的器件的截面侧视图。
[0010]图6A是根据示例的包括金刚石层的器件的截面侧视图。
[0011]图6B是根据示例的包括金刚石层的器件的截面侧视图。
[0012]图7A-7J是根据示例的包括金刚石层的器件的制造方法的截面侧视图。
[0013]现在将结合附图描述当前的示例。在附图中，相同的附图标记可以指代相同或功能类似的元件。
【具体实施方式】
[0014]器件平台可包括金刚石层以增强性能。金刚石上硅(SOD)或其它金刚石上半导体(例如砷化镓(GaAs))器件平台，可被用于电子和光子器件，例如高端微处理器、用于光学互连的激光光源和其它器件。例如，金刚石层可提供极佳的散热能力，且可提供热导率以将热从器件层传出。
[0015]图1是根据示例的包括金刚石层104的器件100的截面侧视图。金刚石层104联接至衬底层102和器件层106。器件层106可为诸如硅(Si)的半导体，且可使用SmartCut?或其它技术从诸如裸Si衬底或SOI衬底的半导体晶圆获得。衬底层102可以作为处理衬底(handle substrate)而获得。金刚石层104可被抛光以将衬底层102联接至金刚石层104。在示例中，衬底层102可被直接晶圆接合至金刚石层104。
[0016]器件层106可为诸如S1、砷化镓(GaAs)等的半导体，包括用于提供高折射率的波导器件的材料。器件层106可从诸如裸Si衬底或SOI衬底的半导体晶圆获得。器件层106可使用Smart Cut?或其它技术来获得，包括抛光去除或以其它方式去除源晶圆的部分。
[0017]器件层106可包括图案化结构108。例如，图案化结构108可包括器件电路、波导和/或其它结构。图案化结构108的至少一部分可向下延伸至金刚石层104中。图案化结构108可通过图案化/蚀刻器件层106的下侧面而形成。在示例中，图案化结构108可为诸如波导的光学器件和/或诸如器件电路的电子器件。图案化结构108可包括其它特征，包括绝缘体上硅(SOI)封装的部分和/或沉积的金属层，因为图案化结构108不限于空白硅，并且可包括不同的区域和不同的结构。
[0018]金刚石层104可与器件层106的图案化结构108相合。在示例中，金刚石可使用化学气相沉积(CVD)或其它工艺空白地沉积在图案化结构108上，由此使金刚石层104与图案化结构108的各种表面相合。相合的金刚石层104可填满器件层106的图案化结构108的整个形貌，包括图案化结构108的侧壁。
[0019]金刚石层104可包括单晶或多晶结构。单晶金刚石具有非常高的热导率，价格高，而且难以大尺寸而得到，潜在地限制了单晶金刚石晶圆的成本效益大小和/或增加了这种金刚石基器件的成本。多晶金刚石具有比单晶金刚石低的热导率，但是价格较低且易于扩大规模。
[0020]金刚石层104可提供高达2400瓦特/米/开尔文度(W/m/K)的热导率。金刚石层104可被夹置在器件层106和衬底层102之间，以为器件层106提供热传导。器件的热，例如来自器件层106的热，可经由金刚石层104快速地耗散至衬底层102。
[0021]器件层106的上部分可通过选择性地移除器件层106的一部分而获得。在示例中，器件层106可由SOI晶圆形成，由此，硅部分和氧化物部分(例如掩埋氧化物(BOX)层)可从SOI晶圆移除而留下硅层用于获得器件层106。另外，源SOI晶圆的BOX层在其移除之前可被用作掩膜层。可替代地，器件层106可通过“智能切割(Smart-cut)”技术而由硅晶圆形成，该技术将器件层106从它的母硅晶圆分裂出来，因而母硅晶圆可被重复使用。器件层106的上部分可以被制备为联接至可与器件层106交互的部件，或是已经处在要联接至可与器件层106交互的部件的状态。
[0022]图2是根据示例的包括多个部件210、中间材料层212和金刚石层204的器件200的截面侧视图。
[0023]器件200可包括SOD器件上的II1-V族混合物。部件210的一部分可包括诸如磷化铟的II1-V族层。器件200可包括具有谐振器几何结构的混合型激光器和调制器以及混合型光电探测器，这种器件200可用作包括光子数据链路的光子集成电路(PIC)的芯片上光源，且可用于波分复用(WDM)、增减滤波器/路由器、开关、传感器、调制器、缓冲器以及芯片上光学互连应用、诸如复用器和其它波导部件的无源部件以及诸如激光器、光电探测器和调制器的有源部件。
[0024]与器件层206相关联的图案化结构208可例如基于光学耦合联接至部件210，以提供光学模态区域230。与图案化结构208相关联的波导横向尺寸222可提供单横向混合模态的波引导。部件横向尺寸220可比波导横向尺寸222宽，因为部件210可能与制造容差和器件串联电阻方面相关联。通过形成窄的波导或其它图案化结构208，即使部件210 (例如II1-V族环波导)具有对于单模态体系而言反而太宽的部件横向尺寸220，器件200的操作也可以实现单混合模态。
[0025]更具体地，波导模态可依赖于波导的宽度，而波导可为单模态波导或多模态波导。单模态可以与窄波导相关联，以使它的宽度窄到足以支撑基本模态。但是，顶部部分/部件210可以与增大的宽度相关联以便解决涉及部件210的其它考虑。例如，部件横向尺寸220可有利于部件210相对于该图案化结构208的对准，帮助避免由于部件210中的量子阱有源区以及被蚀刻的侧壁太靠近光学模态区域230所致的太窄部件的电气性问题，以及诸如电泄漏的其它电气性能问题。图案化结构208可独立于部件210而提供，例如通过在沉积金刚石层204之前图案化器件层206。因此，对于诸如器件200的SOD平台而言，与波导(或其它图案化结构208)相关联的横向尺寸222可比部件横向尺寸220窄。因此，在不需要缩小部件210或引发相关尺寸问题的情况下，混合光学模态区域230会受波导横向尺寸222的影响以提供单模态的好处。
[0026]鉴于材料电阻正比于材料的长度并且反比于材料的截面积，较宽的部件横向尺寸220会是有利的。对于部件210而言，载流子可从顶部区域注入。如果部件横向尺寸220 (例如共振环的环长度)较宽，则它的截面可能较大，并且它的电阻较低，降低热并进一步保持单模态操作。
[0027]中间材料层212可被提供以将金刚石层204联接至衬底层202。在示例中，中间材料层212可被沉积于金刚石层204上。中间材料层212可与抛光兼容，例如用于增强至诸如衬底层202的其它层的接合。中间材料层212可包括诸如铝金属、铜金属、铝的氧化物、铍的氧化物、多晶硅和可存活于CMOS制造环境、具有良好的热导率、且可被容易地抛光(例如，可与化学机械平坦化或抛光(CMP)相兼容)的其它CMOS兼容材料。更具体地，中间材料层212可具有比使用于CMOS环境中的透明绝缘体高的热导率，举例来说，透明绝缘体诸如氧化物(SiO2)、不同类型的玻璃、诸如石英的晶体(包含不定形晶体)以及用于镜面衬底的广义类的绝缘体。中间材料层212可被形成为极薄层，且在金刚石层204可被有效地抛光以接合至衬底层202的情况下中间材料层212可被省略。
[0028]图3是根据示例的包括金刚石层304和不对称器件层306的器件300的截面侧视图。衬底层302联接至中间材料层312，中间材料层312联接至与器件层306相合的金刚石层304。部件310联接至器件层306。
[0029]例如，部件310和器件层306可用作微环调制器。不对称器件层306，诸如波导，可提供特定的结构，其中图案化结构308的下部分，例如面向金刚石层304的部分，不同于联接至部件310的上部分。在载流子被注入或耗尽以例如引发模态指数的改变和调制、切换或衰减应用的损耗的改变的示例中，鉴于载流子路径332，器件层306的不对称结构会特别有利。
[0030]载流子路径332可在载流子和光学模态区域330之间提供增强的重叠。例如，鉴于光学模态区域330的位置，由于与器件层306和载流子路径332相关联的不对称性，载流子可流过光学模态区域330的中心。例如，器件层306可从两面蚀刻的晶圆结构化，以提供不对称特性，而不必在金刚石层304的顶部递增地建立器件层306。因此，从源晶圆获得器件层306提供了制造效率、产量、可靠性以及其它好处。
[0031]与不对称波导器件层306相互作用的载流子可被诱导为从一角落流过波导至另一角落，与波导有效地相互作用，这可包括经过光学模态区域330的中心。器件层306的厚度不是均匀的，且可大于或小于波导的厚度。因此，相对于对称波导，不对称器件层306可减少或消除被注入的载流子以它们会避免与波导的整个区域相互作用的方式来流入或离开波导的可能性。
[0032]图4是根据示例的包括金刚石层404和不对称器件层406的器件400的截面侧视图。衬底层402、中间材料层412、金刚石层404、器件层406以及部件410可联接在一起。[0033]在器件400中，部件410可用作SOD微环激光器、调制器或光电探测器上的II1-V族混合物。从器件层406经由金刚石层404(以及当包括中间材料层412时，经由中间材料层412)至衬底层402的热耗散可避免热相关的问题，诸如与部件410相关联的微环器件中的谐振波长漂移。
[0034]因此，不对称器件层406，诸如不对称波导，可被并入至混合型硅微环激光器、调制器或光电探测器中。图案化结构408 (例如波导)的横向尺寸可提供单横向混合模态。即使部件410 (例如，II1-V族环波导)仍然要比由于尺寸而潜在地被限于单模态体系的部件宽，也可以实现微环波导结构的单混合模态。
[0035]图5A是根据示例的包括绝缘图案化结构540A和金刚石层504A的器件500A的截面侧视图。衬底层502A经由中间材料层512A联接至金刚石层504A。金刚石层504A联接至器件层506A。部件510A联接至器件层506A，并且与光学模态区域530A相关联。器件层506A被图案化为具有图案化结构508A和绝缘图案化结构540A。金刚石层504A与器件层506A的图案化相合，包括与图案化结构508A和绝缘图案化结构540A相合。
[0036]器件500A是混合器件，包括与金刚石相关联的区域(例如S0D)和与绝缘体相关联的区域(例如SOI)。与金刚石相关联的区域会快速地将器件热耗散至衬底层502A。某些其它的器件/部件，诸如那些被用来制造功能性光子集成电路的器件，可能与产生器件发热和/或因器件发热而受损伤没有关联。具有这种特征的示例器件/部件可包括无源波导和/或光栅耦合器。其它器件可使用热来调谐它们的性能(例如滤波器、硅调制器)，并因此可通过避免热耗散至金刚石层504A而从发热得到好处。这种不怕热和/或利用热调谐的器件，可被提供为绝缘图案化结构540A，以使被注入的外部热可影响那些部件，而不是通过金刚石层504A耗散(浪费)至衬底层502A。
[0037]电介质542A，诸如掩埋氧化物，可提供局部SOI区域，以使下层的金刚石对电介质542A上方的绝缘图案化结构540A具有少许的热以及其它效应。因此，通用平台可被提供为既具有用于与图案化结构508A相关联的良好热耗散的SOD区域(或金刚石上的其他半导体区域)，还有用于具有热调谐或热免疫力的器件的局部SOI区域(绝缘图案化结构540A)。通用平台可满足不同的需求，并且可包括被集成在其上的光子和电子器件。
[0038]热氧化可被用来提供电介质542A。例如，器件层506A的一部分可在图案化结构508A的形成之前被氧化，从而在金刚石层504A的顶部形成SOI绝缘图案化结构540A。可替代地，电介质542A可在图案化结构508A的形成之前通过外部电介质沉积而形成。绝缘图案化结构540A可通过使用氧化物电介质选择性封装而形成,例如使用SiO2的硅封装。
[0039]金刚石衬底上面的SOI结构使器件能够利用热调谐以有效地吸收热而没有损失至金刚石层504A和衬底层502A。SOI和SOD器件的组合，类似于器件500A，可提供器件设计上的自由度以容许发热会产生负面影响的器件和发热会产生正面影响和/或没有问题的器件同时存在(其中绝缘图案化结构540A可提供一热隔离的局部环境)。与热调谐相关联的器件可包括调制器、增减器和其它器件。器件500A可包括混合器件，诸如混合光子集成电路(PIC)结构、混合激光器、混合或Si光电探测器、混合或Si调制器、表面光栅、无源Si波导部件、开关和其它器件，它们可全部位于同一芯片上。具有严重器件发热的器件可能与SOD波导结构诸如图案化结构508A相关联。利用热调谐的器件(例如环调制器、增减器等)和/或不会因器件发热而受损伤的器件(例如表面光栅耦合器)可被提供为形成在空白沉积金刚石层504A上的局部绝缘图案化结构540A(例如SOI区域)。
[0040]绝缘图案化结构540A可包括金属层560A。金属层560A可与其中放置表面光栅的区域(即位于绝缘图案化结构540A之下的区域)相关联。金属层560A可以被省略。在示例中，无源波导区域金属层560A可被省略以避免光的金属吸收。
[0041]金属层560A可将光反射回至表面光栅耦合器区域内的表面(例如绝缘图案化结构540A)。氧化物电介质542A的一部分可被移除以容纳金属层560A。金刚石不需要在那些与绝缘图案化结构540A相关联的局部区域(包括那些具有金属层560A的区域)内。然而，金刚石层504A位于那些局部区域内的部分不需要被移除，由此实现有效的器件制造。
[0042]基于如图5A中所示的图5A的截面侧视图，图5B是根据示例的包括绝缘图案化结构540B和金刚石层504B的器件的截面侧视图。绝缘图案化结构540B可联接至金刚石层504B、中间材料层512B(可包括或省略，如同其它示例一样)以及衬底层502B。绝缘图案化结构540B可为器件层506B的一部分,且可包括金属层560B、电介质542B和图案化结构508B。
[0043]入射光可穿过图案化结构508B。光损耗是增加还是减少可依赖于图案化结构508B和金属层560B之间的电介质542B的厚度。在示例中，若电介质是I μ m或更厚，则金属层560B的光吸收可忽略。如果508B包括周期性图案化结构(例如光栅)，则它可产生向上和向下同时的光反射。在优选向上反射的情况下，向下的部分可被金属层560B再次向上反射。金属反射器可提供高反射率以避免浪费最初向下反射的光。电介质可为较厚的或较薄,且可鉴于图案化结构508B的材料(例如硅)和电介质542B的材料(例如SiO2)之间的折射率对比来作选择。电介质542B的厚度是要提供自由度以调整电介质542B中的光反射的相位，以使最初向上反射的部分和从金属反射器反弹的光可以发生相长干涉或相消干涉O
[0044]来自两个部分的光反射可为异相或同相，以在一方向上增强或抵消光。例如，相位抵消可为合并相位抵消的器件部分提供一种隔离。通过选择电介质542B的合适的初始厚度，相位关系可在被光栅508B向上反射的光和穿过电介质542B向下并进而形成向上的光反射的入射光之间调整。例如，来自金属层560B的光反射可与从光栅508B反射的光同相(例如相长干涉)，这会使光栅发射效率猛增。其它的相位关系是可能的，包括相长干涉和/或相消干涉以影响光栅发射效率。干涉仪器件可利用绝缘图案化结构540B来提供指定的不同路径的相对相位，以在那个部件的输出处提供特定的相位/振幅。各种不同的器件(例如干涉仪)可被提供为提供相位调整(例如O度、90度、180度等的相位调整)，并且干涉仪/器件可包括马赫曾德尔干涉仪以确定来自相干光源的两个准直光束之间的相对相移。
[0045]图5C是根据示例的包括绝缘图案化结构540C和金刚石层504C的器件500C的截面侧视图。衬底层502C可经由中间材料层512C联接至金刚石层504C。金刚石层504C可联接至器件层506C。部件510C可联接至器件层506C并且与光学模态区域530C相关联。器件层506C可以被图案化有图案化结构508C和绝缘图案化结构540C。金刚石层504C可与器件层506C的图案化相合，包括与图案化结构508C和绝缘图案化结构540C相合。
[0046]绝缘图案化结构540C的电介质542C可包括气隙544C，它可通过选择性地移除电介质542C的至少一部分而提供。气隙544C可被提供在绝缘图案化结构540C的图案化部分的下方。气隙544C可提供热隔离和波引导，因此被用来形成气隙544C的电介质542C的初始氧化物可以比在具有无相关气隙544C的氧化物电介质542C的示例中薄。例如，与光通路穿过电介质542C的情况下的厚度1-3 μ m相比，气隙544C可以约为与穿过气隙544C的光通路相关联的500nm。
[0047]基于图5C中所示的图5C的截面侧视图，图是根据示例的包括绝缘图案化结构540D和金刚石层504D的器件的截面侧视图。绝缘图案化结构540D联接至金刚石层504D，中间材料层512D(当被包括时)以及衬底层502D。绝缘图案化结构540D可为器件层的部分，且可包括金属层560D、气隙544D以及图案化结构508D。相较于使用另一种类型的电介质来替代气隙544D，气隙544D可提供有关光学性能(光反射、相长干涉/相消干涉等)和其它的性能标准(例如热)的额外选择。
[0048]图6A是根据示例的包括金刚石层604A的器件600A的截面侧视图。因为金刚石层604A与图案化结构相合，所以金刚石层604A本身可提供波导或其它性能增强结构/特征。
[0049]CVD金刚石技术可被应用以形成金刚石-核波导(例如量子器件应用)，包括诸如金刚石槽、金刚石肋、倒金刚石肋、金刚石纳米线、倒金刚石纳米线和条状波导之类的波导的形成。在示例中，电介质642A，例如5102层(CVD的热)，可被形成在衬底层602A(例如纯Si晶圆)上。沟槽可被蚀刻于电介质642A内。在电介质642A上空白沉积CVD金刚石层604A之后,金刚石层604A的表面可被抛光。上电介质643A(例如，另一个SiO2层)可被沉积在金刚石层604A上，以当作如图6A中所示的倒金刚石肋波导的顶部包层，图6A中所示的倒金刚石肋波导也可表不包括例不为650A的金刚石纳米线波导的其它波导。器件600A可以被称为SOD型II器件，其中波导被形成为使得沟槽被金刚石填充而且金刚石提供器件功能。因此，金刚石波导可提供良好的排热。
[0050]这里所述的波导还可包括条状(即沟道)波导，它可表示肋状波导(ribwaveguide)的极限，其中肋厚度接近于零，以使核层在无光被导引传播的区域内实际上被移除。条状波导还可被提供有三角形截面。
[0051]图6B是根据不例的包括金刚石层604B的器件600B的截面侧视图。电介质642B联接至衬底层602B。金刚石层604B联接至电介质642B，然后波导结构被形成，并且上电介质643B联接至金刚石层604B。
[0052]图6A和6B中的金刚石波导结构可使得光学模态与金刚石层内部的氮空位中心强力相互作用，从而提高包括金刚石层的光学量子器件的效率。示例工艺可被用于以更有效的方式提供这种结构，而无需用以将磷化镓(GaP)薄膜转移至金刚石上作为波导核材料的步骤。
[0053]图7A-7J是根据示例的包括金刚石层的器件的制造方法的截面侧视图。在图7A中，示出绝缘体上硅(SOI)衬底701A，但是可使用空白硅或其它半导体的晶圆。SOI衬底70IA可包括电介质742A层，将SOI衬底70IA分为衬底上层和下衬底部分。衬底的上层可被用作器件层706A。在空白材料晶圆的情况下，空白离子注入可基于离子植入层(未示出)被用于制备衬底701A以供随后分离(例如，使用Smart Cut?或其它诸如分裂等工艺)。
[0054]图7B示出器件层706B，其包括形成图案化结构708B和电介质742B，以提供封装的器件层707B。例如，图案化结构708B可为波导，而电介质742B可基于热氧化提供，以封装器件层706B的一部分。与封装的器件层707B相关联的电介质742B的厚度可依赖于期望的光学特征和其他因素而改变。金属层760B可如所示出的形成在电介质742B的顶部，以提供与封装的器件层707B相关联的反射。金属层760B可基于选择性金属沉积而形成。例如，金属层760B可以被包括在放置表面光栅的地方，并且在形成无源波导区域并防止光的金属吸收的情况下可省略。因此，器件制造可包含在施加更多的层之前图案化SOI晶圆。器件层706B可被暴露于其它的图案化/技术，包括离子植入以选择性地影响器件层706B的部分，包括图案化结构708B的部分和其他地方。第二氧化物封装形成(未示出)可被形成在金属层760B顶部,从而封装金属层760B。封装金属层760B可防止金刚石层的金属污染(例如CVD金刚石反应器(CVD))，并且使得更广泛的各种类型的金属，包括非CMOS兼容金属(例如，金、银)和具有较好光学镜面特性的金属，能够用于金属层760B。
[0055]图7C示出在器件层706C顶部形成金刚石层704C。金刚石层704C可使用CVD或能够使得金刚石层704C与器件层706C的图案化相合(包括与图案化结构708C、电介质742C和/或金属层760C相合)的其它方法而形成。
[0056]图7D示出在金刚石层704D顶部形成中间材料层712D。中间材料层712D可填充金刚石层704D内的任何不平整，并且可以薄层的形式施加，以防止增高热阻抗。可替代地，金刚石层704D可被抛光平滑，以使中间材料层712D可被省略。中间材料层712D可具有高热导率，可与CMOS工艺兼容，并且可被容易地抛光以提供接合表面。
[0057]图7E示出中间材料层712E的抛光。中间材料层712E可使用CMP或其它技术抛光。因此，中间材料层712E被制备以用于接合，并且其厚度可被缩减以降低热阻抗并提供其它好处。
[0058]图7F示出中间材料层712F至衬底层702F的接合。例如，衬底层702可为硅处理晶圆。SOI衬底701已被倒转，以使中间材料层712F面朝下。衬底层702F可包括衬底图案703F (例如一系列沟槽或其它图案)，但是衬底图案703F在示例器件中可被省略，且可被用来提供额外的光学和/或机械性增强。
[0059]图7G不出移除SOI衬底的一部分,包括移除娃和电介质的最上层，暴露器件层706G以作为器件平台的上层。该层可基于Smart Cut?或其他的技术而移除，例如通过在衬底的空白离子植入层(未示出)处进行分裂。因此，图案化结构708G和电介质742G被置放在器件平台的顶部，以电介质742G来封装器件层706G的一部分。
[0060]图7H示出器件层706H的图案化，以形成被电介质742G封装的绝缘图案化结构740H。另外，虽然在图7H中没有具体示出，器件层706H的上表面被暴露以进一步的图案化，包括通过图案化不同于下部分的上部分而形成不对称的图案化结构706H。器件层706H可被暴露于其它图案化/技术，包括离子植入。
[0061]图71示出对应于图案化结构7081的联接至器件层7061的部件7101。部件7101可被晶圆接合至器件层7061。部件7101还可基于将II1-V族层外延转移至器件层7061上的II1-V族外延转移(例如，部件层与器件层7061的混合集成)而被制造在器件层7061上。部件7101联接至器件层7061以使得光学模态区域7301能够形成。部件7101的形成可包括电极图案。因此，多个部件(例如，绝缘图案化结构7401以及部件7101)可被置放同一器件平台上，包括热绝缘/不敏感/调谐和热产生器件。绝缘图案化结构7401的形成可包括加热器部分的形成，以影响绝缘图案化结构7401的热环境，例如使用包层来封装绝缘图案化结构7401的顶部，并在包层上形成加热器部分。[0062]图7J示出包括与电介质742J相关联的气隙744J的绝缘图案化结构740J。气隙744J可通过选择性地蚀刻电介质742J、暴露金属层760J而形成。另外，气隙744J的厚度可基于电介质的形成(例如，参见图7B)而被精确控制，以提供涉及气隙744J的厚度的调谐性能。金刚石层704J可与器件层706J、包括电介质742J/金属层760J的绝缘图案化结构740J以及图案化结构708J相合。基于以上所述的制造方法，各种不同的特征可嵌入在金刚石层704J内以求增强的热性能和其它好处。
[0063]本发明的广度与范固不应受以上所述示例中的任一个限制，而应该根据所附权利要求及其等同物而限定。
【权利要求】
1.一种器件包括: 衬底层； 联接至所述衬底层的金刚石层；以及 器件层，包括通过所述金刚石层而与所述衬底层分隔开的图案化结构，其中所述金刚石层与所述图案化结构相合。
2.根据权利要求1所述的器件，其中所述器件层的顶面与所述图案化结构所关联的部件相联接，以与所述图案化结构交互。
3.根据权利要求1所述的器件，其中所述图案化结构的上部相对于所述图案化结构的下部被不对称图案化。
4.根据权利要求1所述的器件，其中所述器件层包括被电介质封装的绝缘图案化结构。
5.根据权利要求4所述的器件，其中所述器件层的绝缘图案化结构与至少是以下之一的部件相关联:(i)热调谐的部件，(?)热不敏感的部件，以及(iii)非生热的部件。
6.一种金刚石上硅(SOD)的器件包括: 衬底层； 联接至所述衬底层的金刚石层；以及 硅器件层，所述硅器件层 被图案化有波导，且联接至所述金刚石层，其中所述金刚石层与所述波导相合。
7.根据权利要求6所述的器件，其中所述金刚石层经由至少一个中间材料层而联接至所述衬底层，所述至少一个中间材料层与比透明绝缘体的热导率大的热导率相关联。
8.根据权利要求6所述的器件，其中所述硅器件层的顶面相对于所述硅器件层的底面被不对称图案化，以使所述波导被结构化为:为与所述波导相关联的载流子提供流过与所述波导相关联的光学模态区域的中心的路径。
9.根据权利要求6所述的器件，其中所述波导与单横向混合模态和与所述波导联接的部件相关联，其中波导横向尺寸比部件横向尺寸窄。
10.根据权利要求6所述的器件，其中所述金刚石层与所述波导相合，以形成以下至少之一:金刚石核波导、金刚石槽波导、金刚石肋波导、倒金刚石肋波导、金刚石纳米线波导、倒金刚石纳米线波导和条状波导。
11.一种器件包括: 衬底层； 联接至所述衬底层的金刚石层； 器件层，包括通过所述金刚石层而与所述衬底层分隔开的图案化结构，其中所述金刚石层与所述图案化结构相合；以及 绝缘图案化结构，被电介质封装，并且通过所述金刚石层而与所述衬底层分隔开，其中所述金刚石层与所述电介质相合。
12.根据权利要求11所述的器件，其中所述电介质包括气隙。
13.根据权利要求11所述的器件，进一步包括与所述电介质相关联的金属反射器，其中所述金刚石层经由所述金属反射器与所述电介质相合。
14.根据权利要求13所述的 器件，其中所述金属反射器用于提供基于穿过所述电介质的入射光的光反射，其中所述光反射基于所述电介质的厚度而与所述入射光的特定相位关系相关联。
15.根据权利要求11所述的器件，其中所述器件是混合器件，包括与所述器件层图案化结构相关联的金刚石上硅(SOD)部分和与所述绝缘图案化结构相关联的绝缘体上硅(SOI)部分，其中所述器件与 热调谐兼容。
【文档编号】H01L27/12GK103890945SQ201180074487
【公开日】2014年6月25日 申请日期:2011年10月28日 优先权日:2011年10月28日
【发明者】梁迪, 雷蒙德·G·博索雷 申请人:惠普发展公司，有限责任合伙企业