专利名称：一种消除铜互连结构中铜凸起缺陷的方法
技术领域：
本发明涉及半导体集成电路及其制造领域，尤其涉及一种消除铜互连结构中铜凸起缺陷的方法。
背景技术：
随着集成电路技术的不断进步，其关键尺寸(Critical Dimension，简称⑶)不断缩小，单位面积的晶体管数目亦不断增加，为了适应导电部分的尺寸变化，用来隔离导电部分的介电质层也越来越薄，随之也就产生了诸如耦合噪声、功率损耗、RC延迟等问题；为了解决上述问题，人们采用铜做为互连材料取代了传统的铝互连。然而，铜互连工艺的应用也引入了不少新的问题，其中之一就是铜突起缺陷的形成。由于，铜互连结构通常是采用双大马士革结构，即如图1所示，在基体11上依次制备介质阻挡层12和层间介质层13，在介质阻挡层12和层间介质层13之内嵌入制备铜导线14 后，沉积低应力刻蚀阻挡层15覆盖层间介质层13和铜导线14 ；由于，在制备铜导线14之前会在沟槽内形成阻挡层，而由于在沟槽内铜导线14的四围及底部受到阻挡层的束缚，故当温度上升时铜只能向上或者沿铜导线的方向膨胀，冲破低应力刻蚀阻挡层15产生铜突起16 ；这种由于铜膨胀而产生突起的现象被称为铜突起缺陷(Cu Hillock)。若铜突起缺陷的尺寸较大，则可能会造成诸如短路之类的缺陷，从而影响产品的良率。中国专利(申请号200610137340. 4)公布了一种互连线的结构及形成方法，其互连线形成方法是通过掺杂锡或铝等金属材料，形成多层掺杂的金属层来制作铜互连结构以减小铜突起缺陷，同时，所述掺杂的金属层通过多个高杂质浓度及多个低杂质浓度的金属层互相间隔而成。但是，该多层金属层制作增加了工艺的复杂度，不利于工艺集成。因此，需要一种方便可行的改进铜互连制作的工艺方法以减少铜突起缺陷对芯片的影响。
发明内容
本发明公开了一种消除铜互连结构中铜凸起缺陷的方法，其中，包括以下步骤 步骤Sl 在一基体上依次沉积介质阻挡层、层间介质层和介电质抗反射层；
步骤S2 光刻、刻蚀介电质抗反射层和层间介质层至介质阻挡层，去除剩余介电质抗反射层后，形成嵌入层间介质层的沟槽；
步骤S3 电镀铜充满沟槽，并进行化学机械研磨平坦化后形成铜导线； 步骤S4 沉积高应力刻蚀阻挡层覆盖铜导线和剩余层间介质层的上表面。上述的消除铜互连结构中铜凸起缺陷的方法，其中，所述介质阻挡层和所述高应力刻蚀阻挡层的材质均为氮化硅。上述的消除铜互连结构中铜凸起缺陷的方法，其中，步骤S4中沉积高应力刻蚀阻挡层的温度为400°C。上述的消除铜互连结构中铜凸起缺陷的方法，其中，步骤S4中沉积高应力刻蚀阻挡层的压力为2Torr。上述的消除铜互连结构中铜凸起缺陷的方法，其中，步骤S4中沉积高应力刻蚀阻挡层的晶圆间距为0. 325inch。上述的消除铜互连结构中铜凸起缺陷的方法，其中，步骤S4中沉积高应力刻蚀阻挡层的上部射频功率为90w。上述的消除铜互连结构中铜凸起缺陷的方法，其中，步骤S4中沉积高应力刻蚀阻挡层的上部射频功率为30w。上述的消除铜互连结构中铜凸起缺陷的方法，其中，采用50sCCm的SiH4进行步骤 S4中沉积高应力刻蚀阻挡层工艺。上述的消除铜互连结构中铜凸起缺陷的方法，其中，采用lOOsccm的NH3进行步骤 S4中沉积高应力刻蚀阻挡层工艺。上述的消除铜互连结构中铜凸起缺陷的方法，其中，采用3500sCCm的H2进行步骤 S4中沉积高应力刻蚀阻挡层工艺。综上所述，由于采用了上述技术方案，本发明提出一种消除铜互连结构中铜凸起缺陷的方法，通过采用高应力刻蚀阻挡层覆盖铜导线，由于高应力刻蚀阻挡层相当于原先的低应力刻蚀阻挡层具有较高的压应力以及较大的密度，能够较好的抑制铜导线在受热过程中由于膨胀而产生的铜凸起缺陷(Cu Hillock)。
图1是本发明背景技术中传统工艺制备大马士革结构的结构示意图； 图2-5是本发明消除铜互连结构中铜凸起缺陷的方法的流程结构示意图。
具体实施例方式
下面结合附图对本发明的具体实施方式
作进一步的说明 图2-5是本发明消除铜互连结构中铜凸起缺陷的方法的流程结构示意图。如图2-5所示，本发明一种消除铜互连结构中铜凸起缺陷的方法，包括以下步骤 首先，在基体21上依次沉积氮化硅介质阻挡层22、层间介质层23和介电质抗反射层
24 ；其中，氮化硅介质阻挡层22覆盖基体21的上表面，层间介质层23覆盖氮化硅介质阻挡层22的上表面，介电质抗反射层M覆盖层间介质层23的上表面。之后，在介电质抗反射层M上旋涂光刻胶25，采用光刻、刻蚀工艺刻蚀介电质抗反射层M和层间介质层23至介质阻挡层22，去除剩余的光刻胶和介电质抗反射层后，形成嵌入刻蚀后剩余层间介质层231的沟槽26。然后，电镀铜充满沟槽沈，并采用化学机械研磨工艺平坦化后形成铜导线27。最后，在400°C温度(temperature)、21~0灯的压力(pressure)下，采用 50sccm 的 SiH4UOOsccm的NH3和3500sccm的H2，沉积高应力刻蚀阻挡层28覆盖铜导线27和剩余层间介质层231的上表面；其中，上部射频功率(HF RF power)为30w和下部射频功率(LF RF power)为90w，晶圆间距(spacing)为0. 325inch。制备的高应力刻蚀阻挡层28相对于原先低应力刻蚀阻挡层，将刻蚀阻挡层的应力从-IOOMPa提高到-3200MPa，密度从2. 3g/cm3提高到2. 9g/cm3,从而能有效的抑制铜导线在受热过程中由于膨胀而产生的铜凸起缺陷(Cu Hillock)。
进一步的，高应力刻蚀阻挡层观的材质为氮化硅。综上所述，由于采用了上述技术方案，本发明提出一种消除铜互连结构中铜凸起缺陷的方法，通过采用高应力刻蚀阻挡层覆盖铜导线，由于高应力刻蚀阻挡层相当于原先的低应力刻蚀阻挡层具有较高的压应力以及较大的密度，能够较好的抑制铜导线在受热过程中由于膨胀而产生的铜凸起缺陷(Cu Hillock)。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。 因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.一种消除铜互连结构中铜凸起缺陷的方法，其特征在于，包括以下步骤步骤Sl 在一基体上依次沉积介质阻挡层、层间介质层和介电质抗反射层；步骤S2 光刻、刻蚀介电质抗反射层和层间介质层至介质阻挡层，去除剩余介电质抗反射层后，形成嵌入层间介质层的沟槽；步骤S3 电镀铜充满沟槽，并进行化学机械研磨平坦化后形成铜导线；步骤S4 沉积高应力刻蚀阻挡层覆盖铜导线和剩余层间介质层的上表面。
2.根据权利要求1所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，所述介质阻挡层和所述高应力刻蚀阻挡层的材质均为氮化硅。
3.根据权利要求1或2所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，步骤 S4中沉积高应力刻蚀阻挡层的温度为400°C。
4.根据权利要求3所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，步骤S4 中沉积高应力刻蚀阻挡层的压力为2Τοπ·。
5.根据权利要求4所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，步骤S4 中沉积高应力刻蚀阻挡层的晶圆间距为0. 325inch。
6.根据权利要求5所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，步骤S4 中沉积高应力刻蚀阻挡层的上部射频功率为90w。
7.根据权利要求6所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，步骤S4 中沉积高应力刻蚀阻挡层的上部射频功率为30w。
8.根据权利要求7所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，采用 50sccm的SiH4进行步骤S4中沉积高应力刻蚀阻挡层工艺。
9.根据权利要求8所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，采用 IOOsccm的NH3进行步骤S4中沉积高应力刻蚀阻挡层工艺。
10.根据权利要求9所述的消除铜互连结构中铜凸起缺陷的方法，其特征在于，采用 3500sccm的吐进行步骤S4中沉积高应力刻蚀阻挡层工艺。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种消除铜互连结构中铜凸起缺陷的方法。本发明一种消除铜互连结构中铜凸起缺陷的方法，通过采用高应力刻蚀阻挡层覆盖铜导线，由于高应力刻蚀阻挡层相当于原先的低应力刻蚀阻挡层具有较高的压应力以及较大的密度，能够较好的抑制铜导线在受热过程中由于膨胀而产生的铜凸起缺陷。
文档编号H01L21/768GK102543854SQ20121001480
公开日2012年7月4日 申请日期2012年1月18日 优先权日2012年1月18日
发明者张文广, 徐强, 郑春生, 陈玉文 申请人:上海华力微电子有限公司