专利名称：准垂直功率mosfet及其形成方法
技术领域：
本发明总体涉及半导体领域，更具体地，涉及准垂直功率MOSFET及其形成方法。
背景技术：
横向扩散的金属氧化物半导体(LDMOS)器件由于其击穿电压BVdss和导通电阻Ron的良好性能而被广泛用于电源管理应用中。传统的LDMOS可以包括阱区和阱区上方的栅叠层，该栅叠层包括栅极介电层和栅电极。体区和双扩散漏极(DDD)区延伸到栅叠层下方，并且该体区和双扩散漏极通过位于栅叠层正下方的阱区的一部分隔离开。将源极拾取区和漏极拾取区设置在栅叠层的相对的两侧上，并且分别形成在体区和DDD区上方。
通过栅叠层、体区、DDD区等的横向尺寸来确定LDMOS的单元间隙。为了获得期望的击穿电压BVdss，LDMOS的单元间隙通常不能小于特定值，因此，损失了导通电阻Ron。因此，对LDMOS的栅极密度的规模进行缩小收到了限制。
发明内容
为解决上述问题，本发明提供了一种器件，包括金属氧化物半导体场效应晶体管MOSFET包括半导体衬底，包括顶面；体区，具有第一导电类型，位于半导体衬底中；双扩散漏极DDD区，具有顶面，顶面低于体区的底面，其中，DDD区为第二导电类型，第二导电类型与第一导电类型相反；栅极氧化物；以及栅电极，通过栅极氧化物与体区间隔开，其中，栅极氧化物的一部分和栅电极的一部分位于体区的顶面的下方。其中，栅极氧化物的底端低于体区的底面。其中，DDD区的顶面低于栅电极的底端。其中，栅电极包括上部和位于上部下方的下部，其中，上部与体区的最近部分横向间隔开第一间距，第一间距等于栅电极的厚度，并且其中，下部与半导体衬底的最近部分横向间隔开第二间距，第二间距大于第一间距。该器件进一步包括深导电塞，深导电塞从与栅电极的顶端齐平的水平面向下延伸到DDD区。其中，栅电极包括两部分，位于与深导电塞的一部分相同的水平面处，并且其中，两部分位于深导电塞的相对的两侧。该器件进一步包括第二导电类型的源极拾取区；以及第一导电类型的体拾取区，其中，源极拾取区和体拾取区基本上从半导体衬底的顶面延伸到半导体衬底中。此外，还提供了一种器件，包括金属氧化物半导体场效应晶体管M0SFET，包括沟道，从半导体衬底的顶面延伸到半导体衬底中；栅电极，从半导体衬底的顶面向下延伸，其中，栅电极位于沟道中；体区，位于半导体衬底中，其中，体区为第一导电类型；栅极氧化物，位于体区和栅电极的上部之间，其中，栅极氧化物被垂直地设置在与半导体衬底的顶面垂直的方向上；以及双扩散漏极DDD区，为第二导电类型，第二导电类型与第一导电类型相反，其中，DDD区低于体区。
其中，栅极氧化物具有第一厚度，并且其中，栅电极进一步包括下部，低于上部，并且其中，下部通过电介质区与半导体衬底的最近部分隔离开，电介质区具有第二厚度，第
二厚度大于第一厚度。其中，栅电极的整个下部低于整个体区。该器件进一步包括深导电塞，从沟道的顶端向下延伸到DDD区。其中，栅电极包括两部分，位于与深导电塞的一部分相同的水平面处，并且其中，两部分位于深导电塞的相对两侧。该器件进一步包括第二导电类型的漏极拾取区，位于DDD区中，其中，漏极拾取区位于深导电塞的正下方并与深导电塞电连接。此外，还提供了一种方法，包括形成沟道，沟道从半导体衬底的顶面延伸到半导·体衬底中；将第一导电类型的双扩散漏极DDD区形成在半导体衬底中和沟道下方；将第一氧化物区形成在沟道中，其中，第一氧化物区包括位于沟道的底部处的底部部分和位于沟道的侧壁处的侧壁部，并且其中，侧壁部的顶端低于半导体衬底的顶面；形成栅极氧化物，栅极氧化物从半导体衬底的顶面向下延伸到第一氧化物区的侧壁部的顶端；将栅电极形成在栅极氧化物的侧壁上和第一氧化物区的侧壁部的侧壁上；以及形成体区，体区邻近半导体衬底的顶面，其中，体区为第二导电类型，第二导电类型与第一导电类型相反。该方法进一步包括在形成栅电极的步骤以后，在沟道的剩余部分中填充第二氧化物区；蚀刻第二氧化物区，从而形成开口，其中，通过开口暴露DDD区的顶面；通过开口注入DDD区，从而形成漏极拾取区；以及在开口中填充深导电塞。该方法进一步包括将接触塞形成在半导体衬底的顶面上方，其中，接触塞与深导电塞电连接。其中，形成第一氧化物区的步骤包括在沟道的下部中填充氧化物；将间隔件形成在氧化物上方和沟道的侧壁上；以及使用间隔件作为掩模蚀刻氧化物，其中，氧化物的剩余部分形成第一氧化物区。其中，形成栅极氧化物的步骤包括热氧化。其中，形成栅电极的步骤包括形成栅电极层，栅电极层包括第一部分，位于沟道的外部；第二部分，位于栅极氧化物的侧壁上和第一氧化物区的侧壁部的侧壁上；以及第三部分，位于沟道的底部处；以及蚀刻栅电极层，从而形成栅电极，其中，去除栅电极层的第一部分和第三部分，并且保留栅电极层的第二部分，从而形成栅电极。该方法进一步包括形成源极拾取区，邻近半导体衬底的顶面，其中，源极拾取区为第一导电类型，并且其中，源极拾取区包括两部分，位于沟道的相对两侧。
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中图I至图13为根据各个实施例的在η型功率金属氧化物半导体场效应晶体管(MOSFET)的制造期间的中间阶段的横截面图；以及图14示出了 P型功率MOSFET的横截面图。
具体实施例方式下面，详细讨论本发明实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅为示例性的，而不用于限制本公开的范围。根据多个实施例提供了功率金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。示出了形成功率MOSFET的中间阶段。讨论了实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件。图I至图13为在形成η型功率MOSFET期间的中间阶段的横截面图。参考图1，提供了半导体衬底20。半导体衬底20可以为晶体硅衬底。可选地，半导体衬底20可以由其他半导体材料形成，例如，硅锗。此外,半导体衬底20可以为块状衬底。半导体衬底20可以轻掺杂有P型杂质，例如硼或铟。在实施例中，η型阱区22形成在衬底20中，并且可以 从半导体衬底20的顶面20Α延伸到半导体衬底20中。浅沟道隔离(STI)区24也可以从半导体衬底20的顶面20Α延伸到半导体衬底20中。参考图2，形成并图案化掩模28。在实施例中，掩模28由氮化硅形成。然后，蚀刻阱区22，从而使用掩模28作蚀刻掩模形成沟道30。在实施例中，沟道30的深度Dl大于约Ium0深度Dl还可能大于STI区24的深度D2。接下来，实施如箭头所示的注入，从而将η型杂质注入到沟道30中，并且注入到处于沟道30下方的阱区22的一部分中，从而形成双扩散漏极(DDD)区32。在实施例中，DDD区32具有处于大约1016/cm3和大约IO1Vcm3之间的杂质浓度。图3示出了沟道30中的电介质区34的形成。电介质区34可以由诸如氧化硅的氧化物形成，因此，下文中，将该电介质区称作氧化物区34，但是该电介质区可以由除了氧化物之外的其他介电材料形成。在形成氧化物区34的示例性形成工艺中，沟道30填充有氧化物，直到氧化物的顶面(使用虚线36所示的)高于掩模28的顶面。然后，实施诸如化学机械抛光(CMP)的平整化，从而使填充的氧化物的顶面变平，直到氧化物的顶面与掩模28的顶面齐平。然后，实施蚀刻步骤以使氧化物凹进，并且生成的氧化物形成氧化物区34。参考图4，形成间隔件38，间隔件38的形成可以包括形成均厚(blanket)间隔层，然后，实施蚀刻步骤，从而去除间隔层的水平部分，而间隔层的垂直部分保留在沟道30的侧壁上，以形成间隔件38。间隔层的垂直部分形成间隔件38。可以使用与掩模28的材料相同的材料(诸如氮化硅)形成间隔件38，但是间隔件38和掩模28可以由不同材料形成。接下来，如图5所示，将间隔件38用作掩模以使氧化物区34凹进。在蚀刻氧化物区34以后，将剩余层34A保留在沟道30的底部。在实施例中，蚀刻为使用干蚀刻方法所实施的各向异性蚀刻，但是也可以使用湿蚀刻方法。图6示出了去除隔离件38和掩模28，其中，例如，蚀刻的蚀刻剂可以包含H3PO4溶液。另外，还去除位于掩模28下方的任何衬垫氧化物(pad oxide)(未示出)。然后,暴露半导体衬底20的表面，其中，暴露的表面包括面对沟道30的部分。接下来，如图7所示，实施热氧化，从而将氧化物层42形成在衬底20/阱区22的表面上。氧化物层42包括处于沟道30外部的水平部分，和位于沟道30内部的垂直部分。作为热氧化的结果，氧化物层42可以包括第一部分，该第一部分位于沟道30的上部。其中，第一部分具有第一厚度Tl。氧化物层42进一步包括第二部分，该第二部分与氧化物区34的外部侧壁接触。虚线43示意性地示出了在氧化物层42的第二部分和氧化物区34之间的界面。在通篇描述中，参考标号34'表示氧化物层42的第二部分和氧化物区34的组合区。氧化物区34'的侧壁部具有厚度T2，该厚度T2大于厚度Tl。图8示出了栅电极层44的沉积。在实施例中，栅电极层44为多晶硅层，例如，该栅电极层可以为原位掺杂有η型杂质。在可选实施例中，栅电极层44由其他导电材料形成，例如，金属、金属硅化物等。栅电极层44包括位于衬底20上方的水平部分，位于沟道30的底部处的水平部分、以及位于沟道30的侧壁上的垂直部分。图9示出了对栅电极层44实施蚀刻，从而使得去除栅电极层44的水平部分，而栅电极层44的垂直部分保留在氧化物区34'和栅极氧化物层42的侧壁上。栅电极层44的剩余部分形成栅电极46。在图9所示的结构的俯视图中，栅电极46可以形成围绕剩余沟道30的环。栅电极46可以包括位于氧化物层42的垂直部分上的第一部分，和位于氧化物区 34'的侧壁上的第二部分。栅电极46的第一部分具有厚度Τ3，该厚度Τ3基本上等于第二部分的厚度Τ4。参考图10，形成电介质区50，从而填充剩余沟道30。电介质区50的形成可以包括将介电材料填充到沟道30中，到达高于半导体衬底20的顶面20Α的水平面，然后实施CMP，从而去除位于顶面20Α上方的介电材料的多余部分。在实施例中，电介质区50包括氧化硅，但是该电介质区也可由其他介电材料形成。在生成的结构中，例如，通过CMP去除氧化物层42的水平部分，并且在通篇描述中，将氧化物层42的剩余垂直部分称作栅极氧化物45。栅极氧化物45用作生成的功率MOSFET 100的栅极氧化物(栅极电介质)(图13)。图11示出了 P型体区52、ρ型体拾取区54、以及源极拾取区56的形成。ρ型体区52和ρ型体拾取区54通过将ρ型杂质注入到阱区22/衬底20中形成，并且源极拾取区56通过将η型杂质注入到阱区22/衬底20中形成。ρ型体区52的杂质浓度低于ρ型体拾取区54和源极拾取区56的杂质浓度。在示例性实施例中，ρ型体区52具有在大约IO1Vcm3和大约IO1Vcm3之间的杂质浓度。P型体拾取区54和源极拾取区56为重掺杂区。在所述的实施例中，术语“重掺杂”表示大于大约IO1Vcm3的杂质浓度。然而，本领域中的技术人员应理解，重掺杂是取决于特定器件类型、技术生成、最小部分尺寸等的技术术语。在实施例中，栅氧化物45的底端45Α低于ρ型体区52的底面52Α，从而确保沟道(channel)形成在栅极氧化物45的低端上方。底面52A可以高于低端45A偏差△ H，在示例性实施例中，该偏差大于大约O. I μ m。在图12中，使电介质区50凹进，从而在电介质区50和氧化物区中形成开口60，其中，通过开口 60暴露DDD区32。栅电极46通过剩余的电介质区50与开口 60间隔开。在实施例中，剩余的电介质区50的厚度T5大于约O. I μ m。接下来,实施注入到达开口 60的底部，从而形成漏极拾取区62，其中，漏极拾取区62可以为重掺杂的η型区。在实施注入时，可以通过光刻胶(未示出)覆盖P型体区52、ρ型体拾取区54、以及源极拾取区56。可选地,在形成开口 60以后,还形成源极拾取区56,从而可以同时形成源极拾取区56和漏极拾取区62。图13示出了功率MOSFET 100的剩余部分的形成。在实施例中，开口 60填充有导电材料，例如，钨和钨合金，并且将生成的塞称作深导电塞64，该深导电塞嵌入在电介质区50/34中。深导电塞64的形成可以包括将导电材料填充到开口 60中，并且实施CMP，从而去除过多的导电材料。图13进一步示出了与功率MOSFET 100相关的多部分的形成，该部分包括硅化物区66、接触塞68、以及层间电介质(ILD) 70。在生成的功率MOSFET 100中，将DDD区32和漏极拾取区62深埋在阱区22/衬底20中，并且DDD区32的顶面32A和漏极拾取区62的顶面62A低于ρ型体拾取区54和源极拾取区56的顶面和底面。此外，DDD区32的顶面32Α和漏极拾取区62的顶面62Α还低于P型体区52的顶面(该顶面为在ρ型体区52和上层区54和56之间的界面)和底面52Α。因此，在源极拾取区56和漏极拾取区62之间流动的漏源电流I的主要部分为与衬底20的表面20Α(图I)垂直的竖直方向。此外，漏极拾取区62连接至深导电塞64，该深导电塞形成在阱区22(衬底22)的顶面的下方。深导电塞64进一步位于接触塞68下方并连接至该接触塞，其中，该接触塞形成在衬底20的顶面上方。栅极氧化物45在垂直方向上延伸，并且处于DDD区32和ρ型体区52之间的阱区22的部分还形成与氧化物区34的界面72，其中，该界面72也在垂直方向上延伸。ρ型体区52的和源极拾取区56中的每个都包括沟道30的相对两边的部分和深导电塞64的相对 两边的部分。在功率MOSFET 100具有包括单个漏极的单沟道结构的实施例中，在图13的俯视图中，栅电极46可以形成围绕深导电塞64的环，而源极拾取区56、ρ型体区52、以及ρ型体拾取区54中的每个可以形成或不可以形成围绕深导电塞64的环。虽然在图I至图13中所示的实施例提供了形成η型功率MOSFET的方法，但是本领域技术人员应理解，所提供的教导容易用于形成P型功率M0SFET，其中，将相应区22、32、52、54、56、以及62的导电类型反向。图14示出了 ρ型功率MOSFET 200，其中，标记相应区。P型功率M0SFET200的形成工艺基本上与在图I至图13中所示的类似。通过使用实施例，生成的MOSFET 100 (图13)和MOSFET 200 (图14)为具有垂直栅极氧化物和垂直栅电极的准垂直M0SFET。因此，显著减小了单元间隙，并且可以增大功率MOSFET的密度而没有损失对应的击穿电压BVdss和导通电阻Ron。根据实施例，一种MOSFET包括半导体衬底，该半导体衬底具有顶面、位于半导体衬底中的第一导电类型的体区、以及双扩散漏极(DDD)区，该双扩散漏极区的顶面低于体区的底面。DDD区的第二导电类型与第一导电类型相反。MOSFET进一步包括栅极氧化物和通过该栅极氧化物与体区隔离开的栅电极。栅极氧化物的一部分和栅电极的一部分位于体区的顶面的下方。根据其他实施例，一种MOSFET包括从半导体衬底的顶面延伸到半导体衬底中的沟道。栅电极从半导体衬底的顶面向下延伸，其中，栅电极位于沟道中。体区位于半导体衬底中，其中，体区为第一导电类型。栅极氧化物位于体区和栅电极的顶面的之间，其中，栅极氧化物被垂直地设置在与半导体衬底的顶面垂直的方向上。第二导电类型的DDD区低于体区，该第二导电类型与第一导电类型相反。根据又一些实施例，一种方法包括形成沟道，该沟道从半导体衬底的顶面延伸到半导体衬底中，并且将第一导电类型的DDD区形成在半导体衬底中和沟道下方。第一氧化物区形成在沟道中，其中，第一氧化物区包括位于沟道底部处的底部部分和位于沟道的侧壁处的侧壁部。侧壁部的顶端低于半导体衬底的顶面。将栅极氧化物形成为从半导体衬底的顶面向下延伸到第一氧化物区的侧壁部的顶端。栅电极形成在栅极氧化物的侧壁和第一氧化物区的侧壁部的侧壁上。形成体区，该体区邻近半导体衬底的顶面，其中，体区为第二导电类型，第二导电类型与第一导电类型相反。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本 发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种器件，包括 金属氧化物半导体场效应晶体管MOSFET包括 半导体衬底，包括顶面； 体区，具有第一导电类型，位于所述半导体衬底中； 双扩散漏极DDD区，具有顶面，所述顶面低于所述体区的底面， 其中，所述DDD区为第二导电类型，所述第二导电类型与所述第一导电类型相反； 栅极氧化物；以及 栅电极，通过所述栅极氧化物与所述体区间隔开，其中，所述栅极氧化物的一部分和所述栅电极的一部分位于所述体区的所述顶面的下方。
2.根据权利要求I所述的器件，其中，所述栅极氧化物的底端低于所述体区的底面。
3.根据权利要求I所述的器件，其中，所述DDD区的顶面低于所述栅电极的底端。
4.根据权利要求I所述的器件，其中，所述栅电极包括上部和位于所述上部下方的下部，其中，所述上部与所述体区的最近部分横向间隔开第一间距，所述第一间距等于所述栅极氧化物的厚度，并且其中，所述下部与所述半导体衬底的最近部分横向间隔开第二间距，所述第二间距大于所述第一间距。
5.根据权利要求I所述的器件，进一步包括深导电塞，所述深导电塞从与所述栅电极的顶端齐平的水平面向下延伸到所述DDD区。
6.根据权利要求5所述的器件，其中，所述栅电极包括两部分，位于与所述深导电塞的一部分相同的水平面处，并且其中，所述两部分位于所述深导电塞的相对的两侧。
7.根据权利要求I所述的器件，进一步包括 所述第二导电类型的源极拾取区；以及 所述第一导电类型的体拾取区，其中，所述源极拾取区和所述体拾取区基本上从所述半导体衬底的顶面延伸到所述半导体衬底中。
8.一种器件，包括 金属氧化物半导体场效应晶体管M0SFET，包括 沟道，从半导体衬底的顶面延伸到所述半导体衬底中； 栅电极，从所述半导体衬底的所述顶面向下延伸，其中，所述栅电极位于所述沟道中； 体区，位于所述半导体衬底中，其中，所述体区为第一导电类型； 栅极氧化物，位于所述体区和所述栅电极的上部之间，其中，所述栅极氧化物被垂直地设置在与所述半导体衬底的顶面垂直的方向上；以及 双扩散漏极DDD区，为第二导电类型，所述第二导电类型与所述第一导电类型相反，其中，所述DDD区低于所述体区。
9.根据权利要求8所述的器件，其中，所述栅极氧化物具有第一厚度，并且其中，所述栅电极进一步包括下部，低于所述上部，并且其中，所述下部通过电介质区与所述半导体衬底的最近部分隔离开，所述电介质区具有第二厚度，所述第二厚度大于所述第一厚度。
10.根据权利要求9所述的器件，其中，所述栅电极的整个下部低于整个体区。
全文摘要
MOSFET包括半导体衬底，具有顶面；第一导电类型的体区，位于所述半导体衬底中；以及双扩散区DDD区，具有低于体区的底面的顶面。DDD区为第二导电类型，第二导电类型与第一导电类型相反。MOSFET进一步包括栅极氧化物，和通过栅极氧化物与体区隔离开的栅电极。栅极氧化物的一部分和栅电极的一部分低于体区的顶面。
文档编号H01L21/336GK102956704SQ20121008462
公开日2013年3月6日 申请日期2012年3月27日 优先权日2011年8月26日
发明者陈吉智, 田昆玄, 柳瑞兴 申请人:台湾积体电路制造股份有限公司