专利名称：一种像素结构制造方法
技术领域：
本发明是有关于ー种薄膜晶体管与像素结构，及该像素结构的制造方法。
背景技术：
一般对于PMOS晶体管的制作流程，于光刻エ艺上须利用掩膜来定义出P+及P-区 域，而且一般P型晶体管制作包含形成ー多晶硅层，以掩膜来定义出其P+及P-区域，再依 序形成一绝缘层、ー栅极、一介电层，形成接触窗于介电层中、一源极电极、一漏极电极及一 有机层，及形成另ー接触窗于该有机层，形成一导电层于该有机层并通过另ー接触窗与该 漏极电极电性连接。如此整体需要经过六道掩膜进行光刻エ艺构成，将增加其エ艺难度及 复杂性且无法降低生产成本及提高产出率。另如中国台湾地区专利公告第1253533号的“栅极、薄膜晶体管以及像素结构的 制作方法”，此篇专利内容为提供一种像素结构的制作方法，是先于一基底上形成一图案化 的罩幕层，其中该罩幕层是暴露出ー预定形成栅极的区域；接着于该罩幕层所暴露的该区 域中形成一栅极；移除该罩幕层；于该基板上形成一绝缘层，覆盖住该栅极；再于该栅极上 方的该绝缘层上形成一信道层；然后于该信道层上形成一源极与ー漏极；于该基板上形成 一保护层，其中该保护层具有ー开ロ，用以暴露出部分的该漏极；以及最后于该保护层上形 成一像素电极，并使该像素电极通过该开ロ而与该漏极电性连接。虽然上述现有技术，可制作一像素结构，但エ艺较复杂，无法降低生产成本及提高 产出率，所以，现有技术无法符合使用者于实际使用时所需。
发明内容
本发明的一目的，在于提供ー种薄膜晶体管与像素结构及其制造方法，可大幅提 高储存电容量，并不会降低开ロ率。本发明的另一目的，在于提供ー种薄膜晶体管与像素结构及其制造方法，不会使 该像素结构内的金属外漏，导致电性问题产生。本发明的再一目的，在于提供ー种薄膜晶体管与像素结构及其制造方法，使用五 道掩膜エ艺，可有效提高产出率，降低生产成本，并将该介电层搭配以高开ロ率的材料作成 的屏蔽层于同一道掩膜エ艺，如此克服电性相互干扰的问题。为了达到上述目的，本发明提供一种像素结构制造方法，该像素结构制造方法包 含提供一基板；形成一半导体层于该基板上，其中形成所述的半导体层的步骤包含沉积一半导体薄膜于所述的基板上；
形成一第一光刻胶屏蔽于该半导体薄膜上；利用一第一掩膜对该第一光刻胶屏蔽进行一光刻工艺，形成一已图案化的第一光 刻胶屏蔽；通过该已图案化的第一光刻胶屏蔽对所述的半导体薄膜进行一第一离子注入以 形成一储存电容区，该储存电容区为一重离子掺杂区 '及移除所述的已图案化的第一光刻胶屏蔽，形成所述的半导体层；形成一源极及一漏极于该半导体层上方并与其直接接触，形成所述的源极及所述 的漏极的步骤包含沉积一第一金属层于所述的半导体层上方；沉积一第二光刻胶屏蔽于该第一金属层上；利用一第二掩膜对该第二光刻胶屏蔽进行一光刻工艺，形成一已图案化的第二光 刻胶屏蔽；移除未被该已图案化的第二光刻胶屏蔽遮蔽的局部的所述的第一金属层；及移除所述的已图案化的第二光刻胶屏蔽，形成所述的源极及所述的漏极；形成一隔离层覆盖于该源极及漏极；于形成该源极及该漏极的步骤后，同时形成一栅极及一电容电极于该隔离层上；形成一介电层覆盖于该栅极及该电容电极上；形成一屏蔽层覆盖于该介电层上；形成一接触窗于所述的漏极上方以暴露该漏极；及形成一导电层于所述的屏蔽层上并通过所述的接触窗直接与所述的漏极电性连 接;其中，形成所述的介电层、所述的屏蔽层及所述的接触窗的步骤包含连续沉积一介电薄膜及一屏蔽薄膜于所述的栅极、所述的电容电极及所述的隔离 层上;及利用一第四掩膜对所述的介电薄膜及所述的屏蔽薄膜进行一光刻刻蚀工艺，形成 所述的介电层、所述的屏蔽层及所述的接触窗。由上述步骤构成该像素结构，本发明的储存电容区是由该半导体层、该隔离层及 该电容电极构成，可大幅提高储存电容量，并不会降低开口率，且不会使该像素结构内的 金属外漏，导致电性问题产生，而且本发明的制造方法具有五道掩膜工艺，降低工艺的复杂 度，有效提高产出率，降低生产成本，本发明将该介电层配该屏蔽层于同一道掩膜工艺，可 克服电性相互干扰(Cross-talk)的问题。
图1 :本发明的像素结构制造流程示意图；图2 A:本发明的步骤S10的剖面结构示意图；图2 B:本发明的步骤S10的俯视结构示意图；图2 C:本发明的步骤S11的剖面结构示意图；图2 D:本发明的步骤S11的俯视结构示意图；图2 E:本发明的步骤S12的剖面结构示意图2 F :本发明的步骤S12的俯视结构示意图；图2 G :本发明的步骤S13的剖面结构示意图；图2 H :本发明的步骤S13的俯视结构示意图；图2 I :本发明的步骤S14的剖面结构示意图；图2 J :本发明的步骤S14的俯视结构示意图；图2 K :本发明的步骤S15及S16的剖面结构示意图；图2 L :本发明的步骤S15及S16的俯视结构示意图；图2M :本发明的步骤S17的剖面结构示意图；图2 N :本发明的步骤S17的俯视结构示意图；图3 :本发明的形成半导体层的流程示意图；图4 :本发明的形成源极及漏极的流程示意图；图5 :本发明的形成栅极及电容电极的流程示意图；图6 :本发明的形成介电层及屏蔽层的流程示意图 '及图7 :本发明的形成导电层的流程示意图。附图标号10透光基板12半导体层120主动区122储存电容区124第一主动区 126第二主动区128 P-轻离子掺杂区 14源极16漏极18隔离层20栅极200第一部202第二部22 电容电极24介电层26屏蔽层28接触窗30开口图案32导电层
具体实施例方式为使贵审查委员对本发明的结构特征及所达成的功效有更进一步的了解与认识， 配以较佳的实施例及配合图标说明。请参阅图1、图2A及图2B，分别为本发明的像素结构制造流程示意图、本发明的步 骤S10的剖面结构示意图及本发明的步骤S10的俯视结构示意图。如图所示本发明提供 一种薄膜晶体管与像素结构及其制造方法，该像素结构的制造方法是先进行步骤S10，提供 一透光基板10,该透光基板10的材质包含玻璃、石英或塑料，但视设计需求而定，透光基板 10可替换为不透光基板。请一并参阅图2C及图2D，分别为本发明的步骤S11的剖面结构示意图及本发明 的步骤S11的俯视结构示意图。如图所示接着执行步骤S11，形成一半导体层12于该透 光基板10上，再一并参阅图3，形成该半导体层12的方法是先执行步骤S20，沉积一半导体 薄膜于该透光基板10上，规划出一主动区120及一储存电容区122，接着执行步骤S21，形 成一第一光刻胶屏蔽于该半导体薄膜上，再执行步骤S22,利用一第一掩膜对该第一光刻胶屏蔽进行一光刻エ艺，该第一掩膜举例为一半调掩膜或一灰阶掩膜，之后进行一刻蚀エ艺 形成一已图案化的第一光刻胶屏蔽，该已图案化的第一光刻胶屏蔽包含一遮光区及一半穿 透区，该遮光区与上述主动区120对应，该半穿透区与上述储存电容区122对应，对应该遮 光区的该已图案化的第一光刻胶屏蔽的厚度较该半穿透区的厚度厚，进行步骤S23，通过该 已图案化的第一光刻胶屏蔽对该半导体薄膜进行P离子注入，使得与该遮光区对应的主动 区120形成一 P-轻离子掺杂区，另使与该半穿透区对应的储存电容区122形成一 P+重离 子掺杂区，其中，该P+离子注入浓度介于1E18与1E21 atom/cm3之间，再进行步骤S24，移 除该已图案化的第一光刻胶屏蔽，形成该半导体层12，该半导体层12的材质包含多晶硅， 另外于形成该半导体层12后，进ー步进行ー活化工艺，活化该半导体层12中的P离子，该 活化工艺的温度介于摄氏550度与摄氏1000度之间。请ー并參阅图2E及图2F，分别为本发明的步骤S12的剖面结构示意图及本发明的 步骤S12的俯视结构示意图。如图所示当形成该半导体层12后，执行步骤S12，形成一源 极14及ー漏极16于该半导体层12上，请ー并參阅图4，形成该源极14及该漏极16的方法 是先执行步骤S30，沉积ー第一金属层于该半导体层12上，接着执行步骤S31，沉积ー第二 光刻胶屏蔽于该第一金属层上，再执行步骤S32，利用一第二掩膜对该第二光刻胶屏蔽进行 一光刻エ艺，之后进行一刻蚀エ艺形成一已图案化的第二光刻胶屏蔽，进入步骤S33，移除 未被该已图案化的第二光刻胶屏蔽遮蔽的局部的该第一金属层，最后执行步骤S34，移除该 已图案化的第二光刻胶屏蔽，形成该源极14及该漏极16，另进ー步可于该源极14及漏极 16上分别设置ー钝化层。请ー并參阅图2G及图2H，分别为本发明的步骤S13的剖面结构示意图及本发明的 步骤S13的俯视结构示意图。如图所示当形成该源极14及该漏极16后，执行步骤S13， 形成一隔离层18于该源极14、该漏极16及该半导体层12上，该隔离层18的材质包含氧化 硅(SiOx)、氮化硅(SiNx)或上述组合，其厚度介于600 A与1200A之间。再一并參阅图21及图2J，分别为本发明的步骤S14的剖面结构示意图及本发明的 步骤S14的俯视结构示意图。如图所示形成该隔离层18后，执行步骤S14，形成ー栅极20 及ー电容电极22于该隔离层18上，请ー并參阅图5，形成该栅极20及该电容电极22的方 法是先执行步骤S40，沉积ー第二金属层于该隔离层18上，接着执行步骤S41，沉积ー第三 光刻胶屏蔽于该第二金属层上，再执行步骤S42，利用一第三掩膜对该第三光刻胶屏蔽进行 一光刻エ艺，之后进行一刻蚀エ艺形成一已图案化的第三光刻胶屏蔽，进入步骤S43，移除 未被该已图案化的第三光刻胶屏蔽遮蔽的局部的该第二金属层，最后执行步骤S44，移除该 已图案化的第三光刻胶屏蔽，形成该栅极20及该电容电极22，该半导体层12的主动区120 包含一第一主动区124及一第二主动区126，该栅极20包含一第一部200及一第二部202， 该栅极20的第一部200设于与该第一主动区124上方,该栅极20的第二部202设于与该 第二主动区126上方，而该电容电极22设于与该储存电容区122对应处，然后进ー步执行 步骤S45，以该栅极20为屏蔽，对该半导体层12的主动区120进行P-离子注入，于该主动 区120内形成一 P-轻离子掺杂区128，该P-离子注入浓度介于1E16与1E18 atom/cm3之 间，再执行步骤S46，对该半导体层12进行ー活化工艺，以活化该P-轻离子掺杂区128，该 活化工艺的温度介于摄氏550度与摄氏1000度之间。接着ー并參阅图2K及图2L，分别为本发明的步骤S15及S16的剖面结构示意图及本发明的步骤S15及S16的俯视结构示意图。如图所示形成该栅极20及该电容电极22 后，执行步骤S15，依序形成一介电层24及一屏蔽层26于该栅极20、该电容电极22及该隔 离层18上，经上述步骤已形成一薄膜晶体管，请参阅图6，形成该介电层24及该屏蔽层26 的方法是先执行步骤S50，依序沉积一介电薄膜及一屏蔽薄膜于该栅极20、该电容电极22 及该隔离层18上，再执行步骤S51，利用一第四掩膜对该介电薄膜及该屏蔽薄膜进行一光 刻及刻蚀工艺，形成该介电层24及该屏蔽层26，上述介电层24的材质包含氧化硅、氮化硅 或上述组合，其厚度介于1000A与6000A之间，经上述步骤S51，执行步骤S16，形成一接触 窗28于该屏蔽层26上，并与该漏极16对应，使该漏极16暴露，上述形成该接触窗28的方 法是先利用该第四掩膜对该介电薄膜及该屏蔽薄膜进行该光刻刻蚀工艺，进一步于该屏蔽 薄膜表面形成一与该漏极16对应的开口图案30，通过该开口图案30干刻蚀该屏蔽薄膜及 该介电薄膜，并以该漏极16为一刻蚀停止面，进而形成该接触窗28。最后一并参阅图2M及图2N，分别为本发明的步骤S17的剖面结构示意图及本发 明的步骤S17的俯视结构示意图。如图所示形成该接触窗28后，执行步骤S17，形成一导 电层32于该屏蔽层26上，并通过该接触窗28与该漏极16电性连接，请参阅图7，形成该 导电层32的方法是先执行步骤S60，沉积一导电薄膜于该屏蔽层26上，并通过该接触窗28 与该漏极16电性连接，接着执行步骤S61，沉积一第四光刻胶屏蔽于该导电薄膜上，再执行 步骤S62，利用一第五掩膜对该第四光刻胶屏蔽进行一光刻工艺，之后进行一刻蚀工艺形成 一已图案化的第四光刻胶屏蔽，进入步骤S63，移除未被该已图案化的第四光刻胶屏蔽遮蔽 的局部的该导电薄膜，最后执行步骤S64，移除已图案化的该第四光刻胶屏蔽，形成该导电 层32，其中，该导电层32的材质包含氧化铟锡(IT0)、氧化铟锌(IZ0)或上述组合。由上述步骤构成该像素结构，本发明的储存电容区是由该半导体层、该隔离层及 该电容电极构成，可大幅提高储存电容量，并不会降低开口率，且不会使该像素结构内的 金属外漏，导致电性问题产生，而且本发明的制造方法具有五道掩膜工艺，降低工艺的复杂 度，有效提高产出率，降低生产成本，本发明将该介电层配该屏蔽层于同一道掩膜工艺，可 克服电性相互干扰(Cross-talk)的问题。以上所述者，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围， 举凡依本发明权利要求所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于 本发明的权利要求内。
权利要求
1.一种像素结构制造方法，其特征是，该像素结构制造方法包含 提供一基板； 形成一半导体层于该基板上，其中形成所述的半导体层的步骤包含 沉积一半导体薄膜于所述的基板上； 形成一第一光刻胶屏蔽于该半导体薄膜上； 利用一第一掩膜对该第一光刻胶屏蔽进行一光刻工艺，形成一已图案化的第一光刻胶屏蔽； 通过该已图案化的第一光刻胶屏蔽对所述的半导体薄膜进行一第一离子注入以形成一储存电容区，该储存电容区为一重离子掺杂区 '及 移除所述的已图案化的第一光刻胶屏蔽，形成所述的半导体层； 形成一源极及一漏极于该半导体层上方并与其直接接触，形成所述的源极及所述的漏极的步骤包含 沉积一第一金属层于所述的半导体层上方； 沉积一第二光刻胶屏蔽于该第一金属层上； 利用一第二掩膜对该第二光刻胶屏蔽进行一光刻工艺，形成一已图案化的第二光刻胶屏蔽； 移除未被该已图案化的第二光刻胶屏蔽遮蔽的局部的所述的第一金属层；及 移除所述的已图案化的第二光刻胶屏蔽，形成所述的源极及所述的漏极； 形成一隔离层覆盖于该源极及漏极； 于形成该源极及该漏极的步骤后，同时形成一栅极及一电容电极于该隔离层上； 形成一介电层覆盖于该栅极及该电容电极上； 形成一屏蔽层覆盖于该介电层上； 形成一接触窗于所述的漏极上方以暴露该漏极；及 形成一导电层于所述的屏蔽层上并通过所述的接触窗直接与所述的漏极电性连接； 其中，形成所述的介电层、所述的屏蔽层及所述的接触窗的步骤包含 连续沉积一介电薄膜及一屏蔽薄膜于所述的栅极、所述的电容电极及所述的隔离层上；及 利用一第四掩膜对所述的介电薄膜及所述的屏蔽薄膜进行一光刻刻蚀工艺，形成所述的介电层、所述的屏蔽层及所述的接触窗。
2.如权利要求I所述的方法，其特征在于，形成该介电层覆盖于该栅极及该电容电极上的步骤中，该介电层完全覆盖于该栅极及该电容电极上。
3.如权利要求I所述的方法，其特征在于，形成该隔离层覆盖于该源极及漏极的步骤中，该隔离层完全覆盖于该源极及漏极。
4.如权利要求I所述的方法，其特征在于，形成该屏蔽层覆盖于该介电层上的步骤中，该屏蔽层完全覆盖于该介电层上。
5.如权利要求I所述的方法，其特征在于，所述的第一光刻胶屏蔽为一半调掩膜，包含一遮光区及一半穿透区分别对应所述的已图案化的第一光刻胶屏蔽的一第一厚度以及一第二厚度，其中该第一厚度大于该第二厚度。
6.如权利要求I所述的方法，其特征在于，所述的第一离子注入为一P+离子注入是在所述的半导体层上对应区域形成一 P+离子区域，其中该P+离子注入浓度介于1E18与1E2latom/cm3 之间。
7.如权利要求6所述的方法，其特征在于，该像素结构制造方法进一步包括进行一活化工艺，活化所述的P+离子区域。
8.如权利要求7所述的方法，其特征在于，所述的活化工艺的温度介于摄氏550度与摄氏1000度之间。
9.如权利要求I所述的方法，其特征在于，形成所述的栅极及所述的电容电极的步骤包含 沉积一第二金属层于所述的隔离层上； 沉积一第三光刻胶屏蔽于该第二金属层上； 利用一第三掩膜对该第三光刻胶屏蔽进行一光刻工艺，形成一已图案化的第三光刻胶屏蔽； 移除未被该已图案化的第三光刻胶屏蔽遮蔽的局部的所述的第二金属层；及 移除所述的已图案化的第三光刻胶屏蔽，形成所述的栅极及所述的电容电极。
10.如权利要求I所述的方法，其特征在于，形成所述的栅极及所述的电容电极的步骤后进一步包含以该栅极为一屏蔽，对所述的半导体层进行一 P-离子注入是在所述的半导体层上对应区域形成一 p-离子区域，其中该P-离子注入浓度介于1E17与lE19atom/cm3之间。
11.如权利要求10所述的方法，其特征在于，该像素结构制造方法进一步包括进行一活化工艺，活化所述的P-离子区域。
12.如权利要求11所述的像素结构制造方法，其特征是，所述的活化工艺的温度介于摄氏550度与摄氏1000度之间。
13.如权利要求10所述的方法，其特征在于，形成所述的导电层的步骤包含 沉积一导电薄膜于所述的屏蔽层上，并通过所述的接触窗与所述的漏极电性连接； 沉积一第四光刻胶屏蔽于该导电薄膜上； 利用一第五掩膜对该第四光刻胶屏蔽进行一光刻工艺，形成一已图案化的第四光刻胶屏蔽； 移除未被该已图案化的第四光刻胶屏蔽遮蔽的局部的所述的导电薄膜；及 移除已图案化的所述的第四光刻胶屏蔽，形成所述的导电层。
全文摘要
本发明是有关于一种像素结构制造方法，该方法是先提供一基板，形成一具有一主动区及一储存电容区的半导体层于透光基板上，并于半导体层上形成一源极及一漏极，接着于源极、漏极及半导体层上形成一隔离层，再于隔离层上形成一栅极及一电容电极，栅极及电容电极分别设于与主动区及储存电容区的对应处上，并于栅极、电容电极及隔离层上依序形成一介电层及一屏蔽层，如此已形成一薄膜晶体管，接着于屏蔽层形成一开口图案进行刻蚀，进而形成一接触窗，最后形成一导电层于屏蔽层上，使得漏极通过接触窗与导电层电性连接，如此经上述步骤形成一像素结构，本发明的像素结构可增加其储存电容量，且不会降低开口率，又可防止金属外漏。
文档编号H01L21/77GK102664162SQ20121014630
公开日2012年9月12日 申请日期2007年3月27日 优先权日2007年3月27日
发明者郑逸圣, 颜士益 申请人:友达光电股份有限公司