半导体盲孔的检测方法
【专利摘要】本发明公开了一种半导体盲孔的检测方法，包括提供具有导电区的半导体基底；形成多个暴露出所述导电区的盲孔，其中至少一个盲孔的底部区域具有电阻率大于导电区的高电阻层，且高电阻层和导电区间没有欧姆接触;在各个盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率;在多个盲孔内填入导电材料，且导电材料位在阻档层上；进行一热工艺，使导电材料和半导体基底间的部分区域形成欧姆接触；及利用带电射线照射填满有导电材料的多个盲孔。
【专利说明】半导体盲孔的检测方法【技术领域】
[0001]本发明涉及一种检测方法，特别是涉及一种半导体盲孔的检测方法。
【背景技术】
[0002]随着芯片和封装器件的不断微缩及元件集成度的逐渐提升，封装技术从最初的针脚插入式封装、球栅阵列端子型封装(Ball Grid Array, BGA)而发展到最新的三维封装技术(3D Package)ο由于三维封装可以提高互连线的密度、降低封装尺寸(form factor),因此具有很好的应用前景。一般来说，在晶圆级(wafer-level)三维封装技术中，是利用穿硅通孔(TSV, Through-Silicon-Via)当作芯片间的内连接路径。由于各娃通孔垂直于芯片，所以各芯片能够实现路径最短和集成度最高的互连.并且能够减少芯片面积、缓解互连延迟问题、并使逻辑电路的性能大大提高。
[0003]对于前通孔(via first)的硅通孔制作工艺，工艺通常包括盲孔的形成(viaformation)、盲孔的填充(via filling)、晶圆接合(wafer bonding)等等步骤。举例来说，盲孔会先形成于芯片中，并被填充导电材料，然后再经过硅晶圆减薄(抛光)工艺，使盲孔的另一段被暴露出而成为一通孔。此通孔可以在之后的工艺中和另一芯片连接。为了判断盲孔的深度和良率，一 般可以利用光学显微镜或电子束测试设备的电压对比模式(electronbeam voltage contrast mode)等检测设备来判断。但是，当半导体盲孔的深宽比不断提高，使其深度超过80微米(ym)时，光学显微镜就没有办法清楚观察到盲孔底部。且由于各盲孔的底部都会电连接具有导电性的硅材料，因此也无法利用电子束测试设备的电压对比模式准确分辨盲孔的深度和盲孔底部是否有残渣存在。
【发明内容】
[0004]本发明提供了一种半导体盲孔的检测方法，以解决现有技术的检测缺陷。
[0005]为解决上述问题，本发明提供了一种一种半导体盲孔的检测方法，包括提供一包括导电区的半导体基底；形成多个暴露出所述导电区的盲孔，其中至少一盲孔的底部区域具有电阻率大于导电区的高电阻层，且高电阻层和导电区间没有欧姆接触；于各个盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率；于多个盲孔内填入导电材料，且导电材料位在阻档层上；进行一热工艺，使导电材料和半导体基底间的部分区域形成欧姆接触；及利用带电射线照射填满有导电材料的多个盲孔。
【专利附图】
【附图说明】
[0006]图1是本发明半导体基底中具有多个盲孔的上视示意图。
[0007]图2是沿着图1中切线2-2’的半导体基底剖面示意图。
[0008]图3是多个盲孔中填满有导电物质的半导体基底剖面示意图。
[0009]图4是多个盲孔中填满有导电物质的上视示意图。
[0010]图5是沿着图4中切线5-5’的半导体基底剖面示意图。[0011]图6是类似沿着图4中切线5-5’的半导体基底剖面示意图。
[0012]其中，附图标记说明如下:
[0013]I 半导体基底 10盲孔
[0014]IOa第一盲孔IOb第二盲孔
[0015]IOc第三盲孔IOd第四盲孔
[0016]12 绝缘层 16导电区
[0017]20 残渣20a残渣
[0018]20b残渣 21热处理工艺
[0019]30 导电材料 31电子束
[0020]40a接面40b接面
[0021]40c接面50 阻档层
【具体实施方式】
[0022]虽然本发明以优选实施例公开如下，然而其并非用来限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书所界定的为标准，为了不使本发明的精神难懂，部分公知结构和工艺步骤的细节将不在此揭露。
[0023]同样地，附图所表示为优选实施例中的装置示意图，但并非用来限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分元件的尺寸可能放大呈现在图中。而且，多个优选实施例中所公开相同的元件将标示相同或相似的符号，以使说明更容易且清晰。
[0024]请参照图1及图2，其中图2是沿着图1中切线2-2’的剖面示意图。首先，如图1，在一个半导体基底I内，例如硅基底或绝缘层上覆硅(silicon-on-1nsulator，SOI)基底形成多个盲孔10。其中，所述盲孔10的形成方式可以利用激光钻孔(Laser Drilling),等离子体蚀刻或各种湿蚀刻(各向同性或各向异性蚀刻)技术，使得各盲孔10a，10b, 10c, IOd大体上均具有垂直的侧壁，但不限于此。而半导体基底I除了是硅基底外，也可以包括其它具有导电性的半导体材料，例如包括I1-VI族、II1-V族、及IV族元素。在这边需注意的是，本发明可以应用在硅通孔制作工艺的前通孔(via first)或后通孔(via last)制作工艺。对于前通孔制作工艺来说，半导体基底I上可以具有一层绝缘层12，例如蚀刻停止层或保护层，用来保护半导体基底I ;另一方面，对于后通孔(via last)制作工艺，绝缘层12可以是层间介电层(inter layer dielectric, ILD)或金属层间介电层(inter metaldielectric, I MD),但不限于此。
[0025]由于各盲孔10a，10b, 10c, IOd的深度较佳会超过80微米(μ m)，因此其底部通常会位在半导体基底I内的导电区16内，使得所述导电区16被暴露出。其中，所述的导电区16具有N型或P型的导电型态，其可以占半导体基底I的一部份或全部，较佳来说，导电区16占半导体基底I的全部。在此情形下，由于盲孔10底部均位在导电区16内，所以若导电区16具有特定电位时，例如O电位，各盲孔10a，10b, 10c, IOd的底部也会具有所述电位。
[0026]仍如图2所示。由于制作工艺的技术，盲孔10深度会随着所存在的区域而改变，也就是说，各盲孔10a，10b, 10c, IOd底部的深度并非完全相同。举例来说，第一盲孔10a，第二盲孔IOb和第三盲孔IOc均具有相同深度；第四盲孔IOd的深度则是浅于其它上述盲孔10a，10b, IOc0另外，因为在盲孔10制作过程中会有残渣，例如高分子，介电材料或其它非导电物质，或缺陷，例如晶格缺陷区域，形成在盲孔10底部。举例来说，残渣20a会覆盖住第三盲孔IOc的部分底部，而残渣20b会覆盖住第四盲孔IOd的全部底部。因此，这些在盲孔10底部的高电阻层20 (包括残渣或缺陷)会降低后续制作工艺的良率。
[0027]为了检测各盲孔10是否残留有高电阻层20，例如残渣，或者检测各盲孔10的在半导体基底I内的深度，本发明采用电子束扫猫的方式，利用电子束31 (primary beam)轰击各盲孔10和其邻近区域，并检测各盲孔10产生的二次电子数量或强度，或检测各个盲孔10的电位。为了让各盲孔10所产生的二次电子数量有明显的差异，本发明的特点是在进行检测前，先在各盲孔10内填入阻档层及/或导电材料30后，再进行热处理工艺，使得各盲孔10内的导电材料30直接接触对应的导电区16并產生欧姆接触。在下文中，会分别对盲孔10内只填入导电材料30及盲孔10内填入导电材料30和阻档层的两种优选实施例加以描述。
[0028]第一优诜实施例
[0029]在形成上述各盲孔10a，10b, 10c, IOd之后，接着会在各盲孔10内填入导电材料30，使得各盲孔10内的导电材料30直接接触对应的导电区16。如图3所示，图3是多个盲孔中填满有导电物质的半导体基底剖面示意图。较佳来说，导电材料30的电阻率会小于导电区16的电阻率，其中，导电材料30可以包括钨(W)、招(Al)、铜(Cu)、钛(Ti)、钽(Ta)、银(Nb)、铒(Er)、钥(Mo)、钴(Co)、镍(Ni)、钼(Pt)或其合金，但不限于此。在这边要注意的是，若没有进行适当的处理，此时导电材料30和半导体基底16间通常是肖特基接触。为了增加之后检测时各盲孔间的对比强度差异，本优选实施例的特点是在填入导电材料30后，再进行一热处理工艺，使得导电材料30和半导体基底16间具有欧姆接触的接面。仍如图3所示，在进行热处理工艺21后，导电材料30和半导体基底16间的接面40a会具有欧姆接触性质；而对于残渣20来说，在热处理工艺21前后，残渣20和半导体基底16间的接面40b都不会具有欧姆接触性质，举例来说，是具有肖特基接触性质。
[0030]接着如图4和图5所示，其中图5是沿着图4中切线5-5’的半导体基底I剖面示意图。如图4所示，根据本发明的第一优选实施例，可以将半导体基底I接地，使得导电区16具有O电位。接着，如图5所示，利用一检测机台，例如电子束芯片缺陷检测机台(例如KLA-Tencor公司推出的2900系列或Puma系列)所产生的电子束31，照射填满有导电材料30的多个盲孔10。举例来说，当能量小于2千伏特(kV)的电子束31轰击各盲孔10时，各盲孔10产生的二次电子数量会比电子束31的电子数量还多，因此各盲孔10内的导电材料30会累积有正电荷。所述正电荷会吸引或局限住二次电子而减弱二次电子被侦测到的数量。此外，在导电区16带有负电荷的电子受到导电材料30内的累积正电荷的电荷吸引，也会从导电区16往各盲孔10移动，最后进入导电材料30内。
[0031]在本优选实施例中，由于只有导电材料30和导电区16的接面40a具有欧姆接触的性质；而高电阻层20和导电区16的接面40b则没有欧姆接触性质。在检测时，从导电区16内进入各通孔10的电子数量不会完全相同。精确来说，第一盲孔IOa和第二盲孔IOb具有最大的欧姆接触接面40a，所以可以产生最多的二次电子数量；至于第三盲孔IOc和第四盲孔10d，因为第三盲孔IOc的部分底部会被高电阻层20a覆盖住，而第四盲孔IOd的底部会完全被高电阻层20b覆盖，所以这两个盲孔10c，IOd产生的二次电子信号强度会低于第一盲孔IOa和第二盲孔IOb的二次电子信号强度。另外，因为大部分的第三盲孔IOc和第四盲孔IOd的侧壁和底部都有欧姆接触性质，所以第三盲孔IOc和第四盲孔IOd产生的二次电子信号强度通常很相近，造成很难分辨两者的差异。
[0032]为了加强第三盲孔IOc和第四盲孔IOd产生的二次电子信号强度的差别，本发明另外提出一个第二优选实施例，用来解决这个缺陷。
[0033]第二优诜实施例
[0034]请参考图6，其中图6类似是沿着图4中切线5-5’的半导体基底I剖面示意图。图6的结构和形成方式大部分类似如图5的结构和形成方式，也就是说，各盲孔10a, 10b, 10c, IOd中同样有导电材料30，其中，导电材料30可以包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、银(Nb)、铒(Er)、钥(Mo)、钴(Co)、镍(Ni)、钼(Pt)或其合金，但不限于此。而且在填入导电材料30后，也可以进行一热处理工艺。但是，和第一优选实施例不同的地方是，图6中的各盲孔10a，10b, 10c, IOd侧壁进一步包括一层阻档层50，例如绝缘层，其中阻档层50的电阻率会大于导电区16的电阻率，所以电子没有办法通过绝缘接面40c而从导电区16进入导电材料30。在之后的检测中，只有邻近各盲孔10a, 10b, 10c, IOd底部的导电区16才有可能和导电材料30直接接触，而具有欧姆接触性质。
[0035]在这样的情况下，类似第一优选实施例，当检测机台，例如电子束芯片缺陷检测机台，利用能量小于2千伏特(kV)的电子束照射填满有导电材料30的多个盲孔10时。各盲孔10内的导电材料30会累积有不同程度的正电荷，也就是说，从导电区16内进入各盲孔10的电子数量不会完全相同。精确来说，在第二优选实施例中，第一盲孔IOa和第二盲孔IOb的底部具有最大的欧姆接触接面40a，所以可以产生最多的二次电子数量；第三盲孔IOc的部分底部被高电阻层20覆盖住，所以导电区16内的电子较不容易进入和消除第三盲孔IOc内的累积正电荷，使得二次电子数量少于第一盲孔IOa和第二盲孔IOb产生的二次电子数量；第四盲孔IOd的底部完全被高电阻层20b覆盖，所以导电区16内的电子不会进入第四盲孔IOd内，使其产生最少的二次电子数量。若采用电压对比模式(Voltage Contrast)比较各盲孔10所产生的二次电子数量，则第一盲孔IOa和第二盲孔IOb具有最强的二次电子信号强度；第三盲孔IOc居次；而第四盲孔IOd则是具有最弱的二次电子信号强度。
[0036]比较于现行的技术，由于现行的检测技术不会在各盲孔10内填入导电材料30后再进行热处理工艺21，也不会在各盲孔10a，10b, 10c, IOd的侧壁形成一层阻档层50。所以造成各盲孔10会产生相近强度或数量的二次电子，使得检测机台无法明确分辨正常盲孔10a, IOb和异常盲孔10c，IOd0相对照下，本发明的检测技术可以明确且轻易的分辨出正常盲孔10a，IOb和异常盲孔10c，IOd间的差别。此外，本发明的检测技术也可以用来辨别异常盲孔10c，IOd内高电阻层20的残留程度。
[0037]上述的各个盲孔10的俯视外形除了是圆孔外，在其它优选实施例中，其也可以是椭圆或条状。此外，上述的检测方法是采用被动(passive)电压对比模式(半导体基底I接地)。但是，根据其它优选实施例，检测方法也可以采用有源(active)电压对比模式的检测方法，也就是说，半导体基底I会被施加电压，使得导电区16具有正电位或负电位。更进一步来说，上述的检测机台不限定是电子束芯片缺陷检测机台，也可以被替代成聚焦离子束(focused ion beam, FIB)芯片缺陷检测机台。也就是说，在检测时不一定要利用电子束轰击半导体基底1，电子束也可以被替代成正电荷束，例如镓离子束或其它离子束，但不限于此。因此在不违背本发明的精神下，也可以利用聚焦离子束芯片缺陷检测机台检测盲孔中的缺陷。
[0038]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种半导体盲孔的检测方法，其特征在于，包括: 提供一包括导电区的半导体基底； 形成多个暴露出所述导电区的盲孔，其特征在于至少一所述盲孔的底部区域具有电阻率大于所述导电区的高电阻层，且所述高电阻层和所述导电区间没有欧姆接触； 于所述各个盲孔的侧壁上形成一层阻档层，其特征在于所述阻档层的电阻率大于所述导电区的电阻率； 于所述多个盲孔内填入导电材料，且所述导电材料位在所述阻档层上； 进行一热工艺，使所述导电材料和所述半导体基底间的部分区域形成欧姆接触；及 利用带电射线照射填满有所述导电材料的所述多个盲孔。
2.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述阻档层是一绝缘层。
3.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述欧姆接触位在所述各个盲孔的底部区域。
4.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述欧姆接触的组成包括金属娃化物。
5.根据权利要求1所述半导体盲孔的检测方法，其特征在于，在利用所述带电射线照射填满有所述导电材料的所述多个盲孔后，还包括下列步骤之一: 检测所述各个盲孔产生的二次电子强度；及 检测所述各个盲孔的电位。
6.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述盲孔的全部或部分底部会被所述高电阻层覆盖。
7.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述高电阻层是一晶格缺陷区域。
8.根据权利要求1所述盲孔的检测方法，其特征在于，所述高电阻层的组成包括半导体材料或高分子材料。
9.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述带电射线包含电子束或离子束。
【文档编号】H01L21/768GK103456653SQ201210174089
【公开日】2013年12月18日 申请日期:2012年5月30日 优先权日:2012年5月30日
【发明者】陈逸男, 徐文吉, 叶绍文, 刘献文 申请人:南亚科技股份有限公司