Mos器件及其制造方法

文档序号:7242691阅读:117来源:国知局
Mos器件及其制造方法
【专利摘要】本发明公开了一种MOS器件及其制造方法,所述MOS器件包括衬底、形成于所述衬底之上的栅极结构、以及分别位于所述栅极结构两侧衬底中的漏极区和源极区;所述衬底设有第一阱区和第二阱区,所述第一阱区与第二阱区在所述栅极结构底部的衬底中相接;所述漏极区位于所述第一阱区;所述源极区位于所述第二阱区;在所述漏极区上,设有反熔丝元件。本发明的MOS器件可适应较高的工作电压,进而使得MOS器件可以适应于高功率下工作的电子产品。
【专利说明】MOS器件及其制造方法
【技术领域】
[0001]本发明涉及半导体制造技术,特别涉及一种M0S(Metal Oxide Semiconductor,金属氧化物半导体)器件及其制造方法。
【背景技术】
[0002]作为最基本的电子元件,MOS器件广泛的应用于半导体工业中。无论MOS器件的形状发生怎样的变化,其基本结构均包括3个电极,即栅极、源极、漏极,通过在栅极施加电压使得源极、漏极导通。一般来说,MOS器件中包括衬底以及在其上形成的栅极结构(如多晶硅栅极结构或者金属栅极),在栅极结构的两侧衬底中先后通过轻掺杂和重掺杂形成源极区和漏极区,当在栅极上接入MOS器件开启的控制电压并在漏极区和源极区分别接入输入电源和输出电源时,便在漏极区和源极区之间的栅极底部的衬底中形成导电沟道,MOS器件导通工作。
[0003]随着半导体技术的进步,MOS器件的尺寸在不断缩小,随之而来衍生出了很多问题,其中之一为热载流子效应(hot carrier effect),就是当MOS器件的工作电压超过一定强度时,由于强大的电场加速电子撞击电子空穴对而产生了大量的载流子,使得MOS器件的电流大增而产生击穿,进而使得MOS器件过早损坏,降低了 MOS器件的使用寿命。
[0004]因此,普通的MOS器件很难在高压下工作以适应高功率操作的电子产品的应用。

【发明内容】

`[0005]有鉴于此,本发明提供一种MOS器件及其制造方法,可在高电压下工作,以适用于高功率下工作的电子产品。
[0006]本发明的技术方案是这样实现的:
[0007]—种MOS器件,包括衬底、形成于所述衬底之上的栅极结构、以及分别位于所述栅极结构两侧衬底中的漏极区和源极区;其中,
[0008]所述衬底设有第一阱区和第二阱区,所述第一阱区与第二阱区在所述栅极结构底部的衬底中相接;
[0009]所述漏极区位于所述第一阱区;
[0010]所述源极区位于所述第二阱区;
[0011]在所述漏极区上,设有反熔丝元件。
[0012]进一步,所述反熔丝元件包括:形成于所述漏极区上的自对准硅化物阻挡层;以及形成于所述自对准硅化物阻挡层上的接触孔。
[0013]进一步,所述自对准硅化物阻挡层材料为氧化硅,厚度为3-10纳米。
[0014]进一步,所述接触孔材料为钨,厚度为200-400纳米。
[0015]进一步,所述第一阱区为N型阱区,所述第二阱区为P型阱区,所述漏极区为N型离子重掺杂漏极区,所述源极区为N型离子重掺杂源极区。
[0016]进一步,所述第一阱区为P型阱区,所述第二阱区为N型阱区,所述漏极区为P型离子重掺杂漏极区,所述源极区为P型离子重掺杂源极区。
[0017]一种MOS器件的制造方法,包括:
[0018]提供衬底,并对所述衬底的不同区域分别进行离子注入以形成第一阱区和第二阱区,且所述第一阱区和第二阱区在所述衬底中相接;
[0019]在所述衬底上形成栅极结构,所述第一阱区与第二阱区的相接部分位于所述栅极结构底部;
[0020]在所述第一阱区和第二阱区中进行离子注入以分别形成漏极区和源极区;
[0021]在所述漏极区的衬底之上形成反熔丝元件。
[0022]进一步,在所述漏极区的衬底之上形成反熔丝元件,具体包括:
[0023]在所述漏极区上形成自对准硅化物阻挡层;
[0024]在所述自对准硅化物阻挡层上形成接触孔。
[0025]进一步,所述自对准硅化物阻挡层为氧化硅,采用化学气相沉积CVD方法制成。
[0026]进一步,所述接触孔材料为钨,采用物理气相沉积PVD方法制成。
[0027]进一步,采用N型离子注入进行轻掺杂形成所述第一阱区,采用P型离子注入进行轻掺杂形成所述第二阱区,采用N型离子注入进行重掺杂形成所述漏极区,采用N型离子注入进行重掺杂形成所述源极区。
[0028]进一步,采用P型离子注入进行轻掺杂形成所述第一阱区,采用N型离子注入进行轻掺杂形成所述第二阱区,采用P型离子注入进行重掺杂形成所述漏极区,采用P型离子注入进行重掺杂形成所述源极区。
[0029]从上述方案可以看出,本发明的MOS器件及其制造方法,一方面,在漏极区采用了反熔丝结构,该反熔丝结构中使用了自对准硅化物阻挡层作为绝缘层,当对反熔丝结构中的金属层施加足够的电压时,才可以贯穿自对准硅化物阻挡层,而使得MOS器件导通,另一方面,衬底中的第一阱区和第二阱区为两种不同型的阱区(即第一阱区为N型阱区、第二阱区为P型阱区,或者第一阱区为P型阱区、第二阱区为N型阱区),该结构可增加MOS器件的击穿电压。因此本发明提升了 MOS器件的工作电压,进而使得MOS器件可以适应于高功率下工作的电子产品。
【专利附图】

【附图说明】
[0030]图1为本发明的MOS器件的结构示意图;
[0031]图2为本发明的MOS器件制造方法的流程图;
[0032]图3为本发明的MOS器件制造方法中在衬底上形成第一阱区和第二阱区后的结构图;
[0033]图4为图3所示结构形成栅极结构后的结构图;
[0034]图5为图4所示结构中形成漏极区和源极区后的结构图;
[0035]图6为图5所示结构中形成反熔丝元件后的结构图。
【具体实施方式】
[0036]为使本发明的目的、技术方案及优点更加清楚明白,以下参照附图并举实施例,对本发明作进一步详细说明。[0037]如图1所示,本发明的MOS器件,其结构主要包括衬底1、形成与衬底I之上的栅极结构2、以及分别位于栅极结构2两侧衬底I中的漏极区3和源极区4,在漏极区3上,设有反熔丝元件5 ;其中,衬底I设有第一阱区6第二阱区7,且第一阱区6与第二阱区7在栅极结构2底部的衬底I中相接;漏极区3位于第一阱区6 ;源极区4位于第二阱区7 ;反熔丝元件5由沉积于漏极区3上的自对准硅化物阻挡(SAB,Salicide Block)层51和沉积于该自对准硅化物阻挡层51上的接触孔52构成。其中,自对准硅化物阻挡层51材料为氧化硅,厚度为3-10纳米,接触孔52的材料可以为金属钨(W),厚度为200-400纳米。
[0038]图1所示的MOS器件中,衬底I可以包含任何能够作为在其上构建半导体器件的基础材料,比如硅衬底,或者已制成了场隔离区的硅衬底或者绝缘材料上的硅衬底。
[0039]作为多晶硅栅极的具体实施例,在衬底I上形成的栅极结构2主要包括栅介质层21、多晶硅栅电极22和侧墙(spacer)23。其中,栅介质层21材料如氧化硅,其主要作用是防止多晶硅栅电极22和衬底I之间的漏电,侧墙23材料如氧化硅,用于保护多晶硅栅电极22,在进行离子注入以形成漏极区3和源极区4时,可防止大剂量离子注入过于接近多晶硅栅电极22从而与多晶硅栅电极22形成短接造成源漏穿通。
[0040]本发明提供的上述MOS 器件可以为 NMOS (N-Metal-Oxide-Semiconductor, N 型金属氧化物半导体)器件或者PMOS (P-Metal-Oxide-Semiconductor, P型金属氧化物半导体)器件。作为NMOS器件时,第一阱区6为N型阱区,第二阱区7为P型阱区,漏极区3为N型离子重掺杂漏极区,源极区4为N型离子重掺杂源极区;作为PMOS器件时,第一阱区6为P型阱区,第二阱区7为N型阱区,漏极区3为P型离子重掺杂漏极区,源极区4为P型离子重掺杂源极区。形成N型阱区以及N型重掺杂的漏极区和源极区所采用的N型离子可采用5价的磷离子,形成P型阱区以及P型重掺杂的漏极区和源极区所采用的P型离子可采用3价的硼离子。
[0041]本发明提供的上述MOS器件,由于在漏极区3上采用了由自对准硅化物阻挡层51和接触孔52组成的反熔丝元件5,与不采用该反熔丝元件5相比,只有当接触孔52的接入电压提高之后才能使得自对准硅化`物阻挡层51击穿而使的MOS器件导电,因此可以使得本发明的MOS器件可以在较高的工作电压下才能开始工作。
[0042]同时,本发明提供的上述MOS器件,第一阱区6和第二阱区7为两种不同型的阱区(即第一阱区6为N型阱区同时第二阱区7为P型阱区,或者第一阱区6为P型阱区同时第二阱区7为N型阱区),并且第一阱区6和第二阱区7在栅极结构2底部的衬底I中相接,该结构可增加本发明MOS器件的击穿电压。漏极区3和源极区4分别形成于第一阱区6和第二阱区7中,所以漏极区3和源极区4比第一阱区6和第二阱区7要小一些。
[0043]由于反熔丝元件5的存在以及上述第一阱区6和第二阱区7的结构,使得本发明的MOS器件的工作电压得到了提升,进而使得MOS器件可以适应于高功率下工作的电子产品O
[0044]上述结构为本发明提供的MOS器件的基本结构,当然在上述结构的基础上,根据设计和工艺要求,MOS器件以及后续生产工艺中还可形成其他各个功能层结构,如MOS器件表面形成的氮化娃层、层间介质层(ILD, Inter Layerdielectric)、用于隔离各个MOS器件的浅沟槽隔离(STI, Shallow Trench Isolation)结构、层间介质层中形成的用于连接各个导电层的接触孔(contact)等,这些结构均为现有技术或者半导体电路制造过程中必不可少的结构,此处不再赘述。本发明的MOS器件中,反熔丝元件5中所述的接触孔52即为现有技术中的接触孔(contact),接触孔52的形成一般是:先在MOS器件(包括自对准硅化物阻挡层51)表面形成层间介质层,然后在层间介质层上通过光刻和刻蚀工艺形成多个接触孔的孔沟,多个孔沟均穿通层间介质层,直到MOS器件的栅极结构2、漏极区3和源极区4,之后在孔沟沉积金属(如钨)从而形成接触孔(图1所示的MOS器件结构中,与栅极结构2和源极区4所连接的接触孔未示出)。本发明的上述MOS器件结构,接触孔52与自对准硅化物阻挡层51接触,而不穿过所述自对准硅化物阻挡层51直接与漏极区3表面接触。
[0045]如图2所示,本发明提供的上述MOS器件通过以下步骤制成:
[0046]步骤1:提供衬底,并对所述衬底的不同区域分别进行离子注入以形成第一阱区和第二阱区,且所述第一阱区和第二阱区在所述衬底中相接;
[0047]步骤2:在所述衬底上形成栅极结构,所述第一阱区与第二阱区的相接部分位于所述栅极结构底部;
[0048]步骤3:在所述第一阱区和第二阱区中进行离子注入以分别形成漏极区和源极区;
[0049]步骤4:在所述漏极区的衬底之上形成反熔丝元件。
[0050]以下结合图3至图6对该过程进行详细说明。
[0051]步骤1:如图3所示,提供衬底1,并对所述衬底I的不同区域分别进行离子注入以形成第一阱区6和第二阱区7,且所述第一阱区6和第二阱区7在所述衬底I中相接。
[0052]本步骤I中,衬底I可以包含任何能够作为在其上构建半导体器件的基础材料,比如硅衬底,或者已制成了场隔离区的硅衬底或者绝缘材料上的硅衬底。
[0053]更具体地,第一阱区6和第二阱区7的形成,可结合掩膜、光刻等手段形成。如在衬底I表面定义好第一阱区6和第二阱区7 ;在衬底I表面沉积掩膜,并利用光刻工艺对所述掩膜进行刻蚀,露出将要形成第一阱区6的衬底1,再以掩膜作为阻挡对衬底I进行离子注入形成第一阱区6 ;在衬底I表面沉积掩膜,并利用光刻工艺对所述掩膜进行刻蚀,露出将要形成第二阱区7的衬底1,再以掩膜作为阻挡对衬底I进行离子注入形成第二阱区7。
[0054]第一阱区6和第二阱区7为不同型的阱区:若要制造NMOS器件,则第一阱区6为N型阱区,第二阱区7为P型阱区;若要制造PMOS器件,则第一阱区6为P型阱区,第二阱区7为N型阱区。对应于N型阱区和P型阱区,需要进行注入的离子分别为N型离子(如5价磷离子)和P型离子(如3价硼离子)。第一阱区6和第二阱区7的形成采用轻掺杂进行。
[0055]步骤2:如图4所示,在衬底I上形成栅极结构2,第一阱区6与第二阱区7的相接部分位于栅极结构2的底部。
[0056]本步骤2中,栅极结构2是在第一阱区6与第二阱区7的相接部分的衬底I之上形成的。栅极结构2的形成过程主要包括:
[0057]在整个衬底I上依次沉积栅介质层和多晶硅层,利用光刻和刻蚀工艺对多晶硅层和栅介质层进行刻蚀形成栅极堆栈,该栅极堆栈如图4中的栅介质层21和多晶硅栅电极22,露出所述栅极堆栈两侧的衬底I ;在所述栅极堆栈两侧形成侧墙23,侧墙23的材料如氧化硅,可通过在器件表面沉积氧化硅并进行定向刻蚀形成。
[0058]步骤3:如图5所示,在第一阱区6和第二阱区7中进行离子注入以分别形成漏极区3和源极区4。[0059]本步骤3中,采用重掺杂方式。若要制造NMOS器件,则本步骤3中,采用N型离子(如5价磷离子)进行重掺杂以形成漏极区3和源极区4,所形成N型的漏极区3位于N型的第一阱区6,所形成N型的源极区4位于P型的第二阱区7 ;若要制造PMOS器件,则本步骤3中,采用P型离子(如3价的硼离子)进行重掺杂以形成漏极区3和源极区4,所形成P型的漏极区3位于P型的第一阱区6,所形成P型的源极区4位于N型的第二阱区7。
[0060]步骤4:如图6所示,在漏极区3上形成反熔丝元件5。
[0061]本步骤4中可包括以下子步骤:
[0062]步骤41:在漏极区3上形成自对准硅化物阻挡层51。
[0063]本步骤41中,自对准硅化物阻挡层51材料可以为氧化硅,采用常规工艺制备,如采用硅酸乙酯(TEOS)和氧气(O2),采用化学气相沉积(CVD)方法制成,因为是在漏极区3形成所述自对准硅化物阻挡层51,因此现有工艺中,是在整个器件表面沉积自对准硅化物阻挡层51,再通过光刻和刻蚀方法将沉积在栅极结构2和源极区4上的自对准硅化物阻挡层51去除,仅保留漏极区3上的自对准硅化物阻挡层51。
[0064]步骤42:在自对准硅化物阻挡层51上形成接触孔52。
[0065]接触孔52的形成可结合现有技术进行,如在整个器件(包括自对准硅化物阻挡层51)的表面沉积层间介质层(附图中未示出),在利用光刻和刻蚀工艺在所述层间介质层中形成接触孔的孔沟,所述孔沟穿通所述层间介质层直到露出自对准硅化物阻挡层51,之后在孔沟中采用如物理气相沉积(PVD, Physical Vapor Deposition)等方法沉积金属,如鹤(W),以形成接触孔52,接触孔52与自对准硅化物阻挡层51接触,并不直接与漏极区3接触。
[0066]经过上述各步骤之后,即可形成本发明所提供的MOS器件。
[0067]本发明的MOS器件制造的各个步骤所采用工艺和方法,均可由现有工艺和方法实现,其中未详加介绍的细节,均可通过已有工艺参数和技术手册等现有已知方案中获得。
[0068]本发明的上述MOS器件及其制造方法,一方面,在漏极区采用了反熔丝结构,该反熔丝结构中使用了自对准硅化物阻挡层作为绝缘层,当对反熔丝结构中的金属层施加足够的电压时,才可以贯穿自对准硅化物阻挡层,而使得MOS器件导通,另一方面,衬底中的第一阱区和第二阱区为两种不同型的阱区(即第一阱区为N型阱区、第二阱区为P型阱区,或者第一阱区为P型阱区、第二阱区为N型阱区),该结构可增加MOS器件的击穿电压。因此本发明提升了 MOS器件的工作电压,进而使得MOS器件可以适应于高功率下工作的电子产品O
[0069]以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明保护的范围之内。
【权利要求】
1.一种MOS器件,包括衬底、形成于所述衬底之上的栅极结构、以及分别位于所述栅极结构两侧衬底中的漏极区和源极区,其特征在于: 所述衬底设有第一阱区和第二阱区,所述第一阱区与第二阱区在所述栅极结构底部的衬底中相接; 所述漏极区位于所述第一阱区; 所述源极区位于所述第二阱区; 在所述漏极区上,设有反熔丝元件。
2.根据权利要求1所述的MOS器件,其特征在于,所述反熔丝元件包括:形成于所述漏极区上的自对准硅化物阻挡层;以及形成于所述自对准硅化物阻挡层上的接触孔。
3.根据权利要求2所述的MOS器件,其特征在于,所述自对准硅化物阻挡层材料为氧化硅,厚度为3-10纳米。
4.根据权利要求2所述的MOS器件,其特征在于,所述接触孔材料为钨,厚度为200-400 纳米。
5.根据权利要求1至4任一项所述的MOS器件,其特征在于:所述第一阱区为N型阱区,所述第二阱区为P型阱区,所述漏极区为N型离子重掺杂漏极区,所述源极区为N型离子重掺杂源极区。
6.根据权利要求1至4任一项所述的MOS器件,其特征在于:所述第一阱区为P型阱区,所述第二阱区为N型阱区,所述漏极区为P型离子重掺杂漏极区,所述源极区为P型离子重掺杂源极区。
7.一种MOS器件的制造方法,包括: 提供衬底,并对所述衬底的不同区域分别进行离子注入以形成第一阱区和第二阱区,且所述第一阱区和第二阱区在所述衬底中相接; 在所述衬底上形成栅极结构,所述第一阱区与第二阱区的相接部分位于所述栅极结构底部; 在所述第一阱区和第二阱区中进行离子注入以分别形成漏极区和源极区; 在所述漏极区上形成反熔丝元件。
8.根据权利要求7所述的MOS器件的制造方法,其特征在于,在所述漏极区的衬底之上形成反熔丝元件,具体包括: 在所述漏极区上形成自对准硅化物阻挡层; 在所述自对准硅化物阻挡层上形成接触孔。
9.根据权利要求8所述的MOS器件的制造方法,其特征在于,所述自对准硅化物阻挡层为氧化娃,采用化学气相沉积CVD方法制成。
10.根据权利要求8所述的MOS器件的制造方法,其特征在于,所述接触孔材料为钨,采用物理气相沉积PVD方法制成。
11.根据权利要求7至10任一项所述的MOS器件的制造方法,其特征在于:采用N型离子注入进行轻掺杂形成所述第一阱区,采用P型离子注入进行轻掺杂形成所述第二阱区,采用N型离子注入进行重掺杂形成所述漏极区,采用N型离子注入进行重掺杂形成所述源极区。
12.根据权利要求7至10任一项所述的MOS器件的制造方法,其特征在于:采用P型离子注入进行轻掺杂形成所述第一阱区,采用N型离子注入进行轻掺杂形成所述第二阱区,采用P型离子注入进行重掺杂形成所述漏极区,采用P型离子注入进行重掺杂形成所述源极区。`
【文档编号】H01L21/768GK103456710SQ201210181130
【公开日】2013年12月18日 申请日期:2012年6月4日 优先权日:2012年6月4日
【发明者】陈建奇 申请人:中芯国际集成电路制造(上海)有限公司
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1