专利名称：一种应变SiGe垂直CMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种应变SiGe垂直CMOS集成器件及制备方法。
背景技术：
半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。
Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了 Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。采用应变Si、SiGe技术是通过在传统的体Si器件中弓I入应力来改善迁移率，提高器件性能。可使硅片生产的产品性能提高30% 60%，而工艺复杂度和成本却只增加1% 3%ο对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。随着器件特征尺寸进入亚50纳米阶段，在对应变Si、SiGe CMOS平面结构的研究过程中也遇到了诸多难题短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结构的器件就变的尤为重要。
发明内容
本发明的目的在于提供一种应变SiGe垂直CMOS集成器件及制备方法，实现了SiGe材料应用应力的各向异性提高电子和空穴迁移率。本发明制备出导电沟道为22 45nm的应变SiGe垂直CMOS集成器件及电路，提高了器件与集成电路的性能。本发明的目的在于提供一种应变SiGe垂直CMOS器件，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。进一步、垂直NMOS导电沟道为回型，且沟道方向与衬底表面垂直。本发明的另一目的在于提供一种应变SiGe垂直CMOS集成器件及电路制备方法，包括如下步骤第一步、选取掺杂浓度为I X IO15 I X IO16cnT3的P型Si衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上连续生长五层材料第一层是厚度为O. 5 I. O μ m的N型Si外延层，掺杂浓度为5 X IO19 I X 102°cm_3，作为NMOS漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5 X IO18cnT3,Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5 X IO16 5X 1017cnT3，Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS沟道区；第四层是厚度为3飞nm的N型应变SiGe层，掺杂浓度为I 5 X 1018cm_3，Ge组分为为20 30%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200 400nm的N型Si层，掺杂浓度为5 X IO19 I X 1020cnT3，作为 NMOS 源区；第三步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为O. 73 I. 45 μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 750°C，在深槽中选择性外延生长一层N型弛豫Si层，掺杂浓度为5 X IO16 5 X IO1W,厚度为O. 72 I. 42 μ m,再生长一 N型应变SiGe层，掺杂浓度为5X IO16 5X 1017cnT3，Ge组分为10 30%，厚度为10 20nm，最后生长一本征弛豫Si帽层，厚度为3 5nm，将沟槽填满，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第四步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为I 2μπι的深槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光(CMP)方法除去多余的氧化层，形成深槽隔离；光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 3 O. 5μπι的浅槽；利用化学汽相淀积(CVD)方法，在600 780°C，在浅槽内填充SiO2 ;用化学机械抛光(CMP)方法除去多余的氧化层，形成浅槽隔离；第五步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 4 0.6μπι的漏沟槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2，形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2，利用化学汽相淀积(CVD)方法，在600 780°C，淀积掺杂浓度为I 5X 102°cm_3的N型Ploy-Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy-Si，形成NMOS漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ；第六步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS栅窗口，利用干法刻蚀工艺，刻蚀出深度为O. 4 O. 6μπι的栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积一层厚度为5 8nm的HfO2,形成NMOS栅介质层，然后利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的N型Poly-SiJf NMOS栅沟槽 填满，再去除掉NMOS栅沟槽以外表面部分Poly-Si和HfO2,形成NMOS栅、源区，最终形成NMOS ;利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ；
第七步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2，光刻PMOS有源区，利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层厚度为10 15nm的SiO2和一层厚度为200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS虚栅；对PMOS进行P型离子注入，形成掺杂浓度为I 5 X IO18cnT3的P型轻掺杂源漏结构(P-LDD)；第八步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面上淀积一层厚度为3 5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS栅电极侧墙；再对PMOS有源区进行P型离子注入，自对准生成PMOS的源区和漏区，使源漏区掺杂浓度达到5 X IO19 I X IO20CnT3 ；第九步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)方法，在600 780 V，在衬底表面淀积一层SiON，厚度为I. 5^5nm ;用物理气相沉积(PVD)淀积W-TiN复合栅，用化学机械抛光(CMP)去掉表面金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止 层，从而形成栅极，最终形成PMOS ；第十步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，光刻NMOS和PMOS的栅、源和漏区引线孔，金属化，溅射金属，光刻引线，构成导电沟道为22^45nm的垂直结构应变SiGe CMOS集成器件及电路。进一步、NMOS沟道长度根据第二步淀积的P型应变SiGe层厚度确定，取22 45nm, PMOS沟道长度由光刻工艺控制。进一步、所述方法过程中的最高温度根据第二至第十步中的化学汽相淀积(CVD)工艺温度决定，最高温度彡780°C。本发明具有如下优点:I.本发明制备的应变SiGe垂直CMOS器件中，充分利用了应变SiGe材料应力的各向异性的特性，在水平方向弓I入压应变，提高了 PMOS空穴迁移率；在垂直方向引入张应变，提高了 NMOS电子迁移率，因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS 器件；2.本发明在制备应变SiGe垂直CMOS器件过程中，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了 CMOS器件与集成电路电学性能；3.本发明制备的应变SiGe垂直CMOS器件结构中，NMOS器件的沟道方向为垂直方向，沟道为化学汽相淀积(CVD)方法制备的应变SiGe层，SiGe层的厚度即为NMOS器件的沟道长度，因此，在NMOS器件的制备中避开了小尺寸栅极的光刻，减少了工艺复杂度，降低了成本；4.本发明制备的应变SiGe垂直CMOS器件结构中NMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；5.本发明制备的应变SiGe垂直CMOS器件结构中NMOS沟道Ge组分呈梯度变化，因此可在沟道方向产生一个加速电子输运的自建电场，增强了沟道的载流子输运能力，从而提高了应变SiGe NMOS器件的频率特性与电流驱动能力；6.本发明制备的应变SiGe垂直CMOS器件结构中NMOS采用了高K值的HfO2作为栅介质，提高了 NMOS的栅控能力，增强了 NMOS器件的电学性能；7.本发明制备的应变SiGe垂直CMOS器件结构中PMOS为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；8.本发明制备的应变SiGe垂直CMOS器件结构中，PMOS采用SiON代替传统的纯SiO2做栅介质，不仅增强了器件的可靠性，而且利用栅介质介电常数的变化，提高了器件的棚控能力；9.本发明在制备应变SiGe垂直CMOS过程中涉及的最高温度为780°C，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提 闻集成电路的性能；10.本发明制备应变SiGe垂直CMOS集成器件过程中，PMOS采用了金属栅镶嵌工艺(damascene process)制备栅电极,该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化。
图I是本发明应变SiGe垂直CMOS集成器件及电路制备方法的工艺流程图；图2本发明外延材料制备示意图；图3是本发明隔离制备剖视图；图4是本发明隔离制备俯视图；图5是本发明NMOS漏连接制备剖视图；图6是本发明NMOS漏连接制备俯视图；图7是本发明NMOS形成剖视图；图8是本发明NMOS形成俯视图；图9是本发明PMOS虚栅和源漏制备剖视图；图10是本发明PMOS虚栅和源漏制备俯视图；图11是本发明PMOS形成剖视图；图12是本发明PMOS形成俯视图；图13是本发明构成CMOS集成电路剖视图；图14是本发明构成CMOS集成电路俯视图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种应变SiGe垂直CMOS器件，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。作为本发明实施例的一优化方案，垂直NMOS导电沟道为回型，且沟道方向与衬底
表面垂直。以下参照图1-14，对本发明应变SiGe垂直CMOS集成器件及电路制备的工艺流程作进一步详细描述。实施例I :制备导电沟道为45nm的垂直结构应变SiGe CMOS集成器件及电路，具体步骤如下步骤I，外延材料制备，如图2所示。 (Ia)选取掺杂浓度为I X 1015cm_3的P型Si衬底片I ;(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为I. Oym的N型Si外延层2，掺杂浓度为5 X IO19CnT3，作为NMOS漏区；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为5nm的N型应变SiGe层3，掺杂浓度为5X 1018cm_3，Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为45nm的P型应变SiGe层4，掺杂浓度为5X 1016cm_3，Ge组分为梯度分布，下层为10%，上层为30%，作为NMOS沟道区；(Ie)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为5nm的N型应变SiGe层5，掺杂浓度为5X 1018cm_3，Ge组分为30%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；(If)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为400nm的N型Si层6，掺杂浓度为5 X 1019cm_3，作为NMOS源区；(Ig)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层SiO2 ；(Ih)光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为1.45μπι的深槽； (Ii)利用化学汽相淀积(CVD)的方法，在600°C，在PMOS有源区深槽中选择性生长一 N型弛豫Si层7，掺杂浓度为5 X IO1W3,厚度为I. 42 μ m ;(I j )利用化学汽相淀积(CVD )的方法，在600°C，在PMOS有源区深槽中选择性生长一 N型应变SiGe层8，掺杂浓度为5 X IO1W3, Ge组分为10%，厚度为20nm ；(Ik)利用化学汽相淀积(CVD)的方法，在600°C，在PMOS有源区深槽中选择性生长一本征弛豫Si帽层9，厚度为5nm，形成N阱10 ;(11)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤2，隔离制备，如图3、图4所示。(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层SiO2 ；(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2μπι的深槽；(2c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层11，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面再淀积SiN层12，将深槽内表面全部覆盖；
(2e)在深槽内填充Si0213，形成深槽隔离14 ；(2f )光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 5 μ m的浅槽；(2g)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2 ；(2h)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离15。步骤3，NMOS漏连接制备，如图5、图6所示。(3a)利用化学汽相淀积(CVD)方法，在600°C，在NMOS有源区表面淀积一层SiO2和一层SiN，形成阻挡层；(3b)光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 6 μ m的漏沟槽；
(3c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2，形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2层16 ；(3d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO20Cm-3 的 N 型 Ploy-Si 17，将 NMOS 漏沟槽填满；(3e)利用化学机械抛光(CMP)方法，去除衬底表面多余Ploy-Si，形成NMOS漏连接区18 ；(3f)利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。步骤4，NMOS形成，如图7、图8所示。(4a)利用化学汽相淀积(CVD)方法，在600°C，在NMOS有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；(4b)光刻NMOS栅窗口，利用干法刻蚀工艺，刻蚀出深度为O. 6 μ m的栅沟槽；(4c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积一层厚度为5nm的HfO2层19，形成NMOS栅介质层；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X 102°cm_3 的 N 型 Poly-Sidf NMOS 栅沟槽填满；(4e)再去除掉NMOS栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS栅20、源区21，最终形成NM0S22 ；(4f)利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。步骤5，PMOS虚栅和源漏制备，如图9、图10所示。(5a)利用化学汽相淀积(CVD)方法，在600°C，在NMOS有源区表面淀积一层SiO2 ；(5b)光刻PMOS有源区，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为IOnm的SiO223 ；(5c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为200nm的 Poly-Si24 ；(5d)光刻 Poly-Si 和 SiO2，形成 PMOS 虚栅；(5e)对PMOS进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域25 ；(5f)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面上淀积一层厚度为5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS栅电极侧墙26 ；
(5g)对PMOS有源区进行P型离子注入，自对准生成PMOS的源区27和漏区28，使源漏区掺杂浓度达到5 X IO19CnT3。步骤6，PMOS形成，如图11、图12所示。(6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层29，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(6b)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiON层30，厚度为5nm ；(6d)用物理气相沉积(PVD)淀积W-TiN复合栅31，用化学机械抛光(CMP)去掉表
面金属； (6e)以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PM0S32。步骤7，构成CMOS集成电路，如图13、图14所示。(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层33 ；(7b)光刻MOS的栅、源和漏区引线孔；(7c)金属化；(7d)溅射金属，光刻引线，形成NMOS漏极金属引线34、源极金属引线35和栅极金属引线36，PMOS漏极金属引线37、源极金属引线38和栅极金属引线39，构成导电沟道为45nm的垂直结构应变SiGe CMOS集成器件及电路。实施例2 :制备导电沟道为30nm的垂直结构应变SiGe CMOS集成器件及电路，具体步骤如下步骤I，外延材料制备，如图2所示。(Ia)选取掺杂浓度为5X IO15CnT3的P型Si衬底片I ；(Ib)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为0.8μπι的N型Si外延层2，掺杂浓度为8Χ 1019cm_3，作为NMOS漏区；(Ic)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为4nm的N型应变SiGe层3，掺杂浓度为3X 1018cm_3，Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；(Id)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为30nm的P型应变SiGe层4，掺杂浓度为I X IO1W, Ge组分为梯度分布，下层为10%，上层为20%，作为NMOS沟道区；(Ie)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为4nm的N型应变SiGe层5，掺杂浓度为3X 1018cm_3，Ge组分为20%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；(If)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为300nm的N型Si层6，掺杂浓度为8 X 1019cm_3，作为NMOS源区；(Ig)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层SiO2 ；(Ih)光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为I. 14μπι的深槽；
(Ii)利用化学汽相淀积(CVD)的方法，在700°C，在PMOS有源区深槽中选择性生长一 N型弛豫Si层7，掺杂浓度为I X IO1W,厚度为I. 12 μ m ;(I j )利用化学汽相淀积(CVD )的方法，在700°C，在PMOS有源区深槽中选择性生长一 N型应变SiGe层8，掺杂浓度为I X IO1W, Ge组分为20%,厚度为15nm ；(Ik)利用化学汽相淀积(CVD)的方法，在700°C，在PMOS有源区深槽中选择性生长一本征弛豫Si帽层9，厚度为4nm，形成N阱10 ;(11)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤2，隔离制备，如图3、图4所示。(2a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层SiO2 ；
(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为I. 5μπι的深槽；(2c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层11，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面再淀积SiN层12，将深槽内表面全部覆盖；(2e)在深槽内填充SiO2层13，形成深槽隔离14;(2f)光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 4 μ m的浅槽；(2g)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2 ；(2h)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离15。步骤3，NMOS漏连接制备，如图5、图6所示。(3a)利用化学汽相淀积(CVD)方法，在700°C，在NMOS有源区表面淀积一层SiO2和一层SiN，形成阻挡层；(3b)光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 5 μ m的漏沟槽；(3c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2,形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2层16 ；(3d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3 X IO2W的N型Ploy-Si 17，将NMOS漏沟槽填满；(3e)利用化学机械抛光(CMP)方法，去除衬底表面多余Ploy-Si，形成NMOS漏连接区18 ；(3f)利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。步骤4，NMOS形成，如图7、图8所示。(4a)利用化学汽相淀积(CVD)方法，在700°C，在NMOS有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；(4b)光刻NMOS栅窗口，利用干法刻蚀工艺，刻蚀出深度为O. 5 μ m的栅沟槽；(4c)利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积一层厚度为6nm的HfO219，形成NMOS栅介质层；(4d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3 X 102°cm_3的N型Poly-Si，将NMOS栅沟槽填满；(4e)再去除掉NMOS栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS栅20、源区21，最终形成NM0S22 ；(4f)利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。步骤5，PMOS虚栅和源漏制备，如图9、图10所示。(5a)利用化学汽相淀积(CVD)方法，在700°C，在NMOS有源区表面淀积一层SiO2 ；(5b)光刻PMOS有源区，利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层厚度为iaim的SiO223 ；(5c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层厚度为240nm的 Poly-Si24 ；
(5d)光刻 Poly-Si 和 SiO2,形成 PMOS 虚栅；(5e)对PMOS进行P型离子注入，形成掺杂浓度为3X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域25 ；(5f)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面上淀积一层厚度为4nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS栅电极侧墙26 ；(5g)对PMOS有源区进行P型离子注入，自对准生成PMOS的源区27和漏区28，使源漏区掺杂浓度达到8X 1019cm_3。步骤6，PMOS形成，如图11、图12所示。(6a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层29，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(6b)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(6c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层Si0N30，厚度为 3nm ；(6d)用物理气相沉积(PVD)淀积W-TiN复合栅31，用化学机械抛光(CMP)去掉表
面金属；(6e)以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PM0S32。步骤7，构成CMOS集成电路，如图13、图14所示。(7a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层33 ；(7b)光刻MOS的栅、源和漏区引线孔；(7c)金属化；(7d)溅射金属，光刻引线，形成NMOS漏极金属引线34、源极金属引线35和栅极金属引线36，PMOS漏极金属引线37、源极金属引线38和栅极金属引线39，构成导电沟道为30nm的垂直结构应变SiGe CMOS集成器件及电路。实施例3 :制备导电沟道为22nm的垂直结构应变SiGe CMOS集成器件及电路，具体步骤如下步骤I，外延材料制备，如图2所示。(Ia)选取掺杂浓度为I X IO16CnT3的P型Si衬底片I ；(Ib)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为O. 5 μ m的N型Si外延层2，掺杂浓度为I X 102°cm_3，作为NMOS漏区；
(Ic)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为3nm的N型应变SiGe层3，掺杂浓度为I X 1018cm_3，Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；(Id)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为22nm的P型应变SiGe层4，掺杂浓度为5X 1017cm_3，Ge组分为梯度分布，下层为10%，上层为25%，作为NMOS沟道区；(Ie)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为3nm的N型应变SiGe层5，掺杂浓度为I X 1018cm_3，Ge组分为25%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；(If)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为200nm的N型Si层6，掺杂浓度为I X 102°cm_3，作为NMOS源区；
(Ig)利用化学汽相淀积(CVD)的方法，在780°C，在衬底表面淀积一层SiO2 ；(Ih)光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为O. 73 μ m的深槽；(Ii)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS有源区深槽中选择性生长一 N型弛豫Si层7，掺杂浓度为5 X IO1W,厚度为O. 72 μ m ;(I j )利用化学汽相淀积(CVD )的方法，在750°C，在PMOS有源区深槽中选择性生长一 N型应变SiGe层8，掺杂浓度为5 X 1017cnT3，Ge组分为30%，厚度为IOnm;(Ik)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS有源区深槽中选择性生长一本征弛豫Si帽层9，厚度为3nm，形成N阱10 ;(11)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤2，隔离制备，如图3、图4所示。(2a)利用化学汽相淀积(CVD)的方法，在780°C，在衬底表面淀积一层SiO2 ；(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为Ι.Ομπι的深槽；(2c)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积SiO2层11，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面再淀积SiN层12，将深槽内表面全部覆盖；(2e)在深槽内填充SiO2层13，形成深槽隔离14;(2f )光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 3 μ m的浅槽；(2g)利用化学汽相淀积(CVD)方法，在780°C，在浅槽内填充SiO2 ；(2h)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离15。步骤3，NMOS漏连接制备，如图5、图6所示。(3a)利用化学汽相淀积(CVD)方法，在780°C，在NMOS有源区表面淀积一层SiO2和一层SiN，形成阻挡层；(3b)光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 4 μ m的漏沟槽；(3c)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积一层SiO2,形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2层16 ；
(3d)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积掺杂浓度为5 X IO2W的N型Ploy-Si 17，将NMOS漏沟槽填满；(3e)利用化学机械抛光(CMP)方法，去除衬底表面多余Ploy-Si，形成NMOS漏连接区18 ；(3f)利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。步骤4，NMOS形成，如图7、图8所示。(4a)利用化学汽相淀积(CVD)方法，在780°C，在NMOS有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；(4b)光刻NMOS栅窗口，利用干法刻蚀工艺，刻蚀出深度为O. 4μπι的栅沟槽；
(4c)利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积一层厚度为8nm的HfO2层19，形成NMOS栅介质层；(4d)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积掺杂浓度为5 X 102°cnT3的N型Poly-Si，将NMOS栅沟槽填满；(4e)再去除掉NMOS栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS栅20、源区21，最终形成NM0S22 ；(4f)利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。步骤5，PMOS虚栅和源漏制备，如图9、图10所示。(5a)利用化学汽相淀积(CVD)方法，在780°C，在NMOS有源区表面淀积一层SiO2 ；(5b)光刻PMOS有源区，利用化学汽相淀积(CVD)方法，在780 V，在衬底表面淀积一层厚度为15nm的SiO2层23 ；(5c)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积一层厚度为300nm的 Poly-Si24 ；(5d)光刻 Poly-Si 和 SiO2，形成 PMOS 虚栅；(5e)对PMOS进行P型离子注入，形成掺杂浓度为5X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域25 ；(5f)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面上淀积一层厚度为3nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS栅电极侧墙26 ；(5g)对PMOS有源区进行P型离子注入，自对准生成PMOS的源区27和漏区28，使源漏区掺杂浓度达到lX102°cm_3。步骤6，PMOS形成，如图11、图12所示。(6a)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积SiO2层29，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(6b)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(6c)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积一层Si0N30，厚度为 I. 5nm ；(6d)用物理气相沉积(PVD)淀积W-TiN复合栅31，用化学机械抛光(CMP)去掉表
面金属；(6e)以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PM0S32。步骤7，构成CMOS集成电路，如图13、图14所示。(7a)利用化学汽相淀积(CVD)方法，在780°C，在衬底表面淀积SiO2层33 ；(7b)光刻MOS的栅、源和漏区引线孔；(7c)金属化；(7d)溅射金属，光刻引线，形成NMOS漏极金属引线34、源极金属引线35和栅极金属引线36，PMOS漏极金属引线37、源极金属引线38和栅极金属引线39，构成导电沟道为22nm的垂直结构应变SiGe CMOS集成器件及电路。以上实验过程中的数据统计表I所示。
权利要求
1.一种应变SiGe垂直CMOS器件，其特征在于，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。
2.根据权利要求I所述的应变SiGe垂直CMOS器件，其特征在于，垂直NMOS导电沟道为回型，且沟道方向与衬底表面垂直。
3.—种权利要求1-2任一项所述应变SiGe垂直CMOS集成器件及电路制备方法，其特征在于，包括如下步骤 第一步、选取掺杂浓度为I X IO15 I X IO16CnT3的P型Si衬底片； 第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上连续生长五层材料第一层是厚度为O. 5 I. O μ m的N型Si外延层，掺杂浓度为5 X IO19 I X 102°cm_3，作为NMOS漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5 X IO18cnT3,Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5 X IO16 5X 1017cnT3，Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS沟道区；第四层是厚度为3飞nm的N型应变SiGe层，掺杂浓度为I 5X1018cm_3，Ge组分为为20 30%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200 400nm的N型Si层，掺杂浓度为5 X IO19 I X 1020cnT3，作为 NMOS 源区； 第三步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为O. 73 I. 45 μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 750°C，在深槽中选择性外延生长一层N型弛豫Si层，掺杂浓度为5 X IO16 5 X 1017cnT3，厚度为O. 72 I. 42 μ m,再生长一 N型应变SiGe层，掺杂浓度为5X IO16 5X 1017cnT3，Ge组分为10 30%，厚度为10 20nm，最后生长一本征弛豫Si帽层，厚度为3 5nm，将沟槽填满，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第四步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为I 2μπι的深槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光(CMP)方法除去多余的氧化层，形成深槽隔离；光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 3 O. 5 μ m的浅槽；利用化学汽相淀积(CVD)方法，在600 780°C，在浅槽内填充SiO2 ；用化学机械抛光(CMP)方法除去多余的氧化层，形成浅槽隔离； 第五步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 4 O. 6 μ m的漏沟槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2，形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2，利用化学汽相淀积(CVD)方法，在600 780°C，淀积掺杂浓度为I 5X 102°cm_3的N型Ploy-Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy-Si，形成NMOS漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN; 第六步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻匪OS栅窗口，利用干法刻蚀工艺，刻蚀出深度为O. 4 O. 6μπι的栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积一层厚度为5 8nm的HfO2,形成NMOS栅介质层，然后利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的N型Poly-SiJf NMOS栅沟槽填满，再去除掉NMOS栅沟槽以外表面部分Poly-Si和HfO2,形成NMOS栅、源区，最终形成NMOS ;利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ； 第七步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2，光刻PMOS有源区，利用化学汽相淀积(CVD)方法，在600 780V，在衬底表面淀积一层厚度为10 15nm的SiO2和一层厚度为200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS虚栅；对PMOS进行P型离子注入，形成掺杂浓度为I 5 X IO18cnT3的P型轻掺杂源漏结构(P-LDD)； 第八步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面上淀积一层厚度为 3 5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS栅电极侧墙；再对PMOS有源区进行P型离子注入，自对准生成PMOS的源区和漏区，使源漏区掺杂浓度达到5 X IO19 I X IO20CnT3 ； 第九步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiON，厚度为I. 5^5nm ;用物理气相沉积(PVD)淀积W-TiN复合栅，用化学机械抛光(CMP)去掉表面金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS ； 第十步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，光刻NMOS和PMOS的栅、源和漏区引线孔，金属化，溅射金属，光刻引线，构成导电沟道为22 45nm的垂直结构应变SiGe CMOS集成器件及电路。
4.根据权利要求3所述的方法，其特征在于，NMOS沟道长度根据第二步淀积的P型应变SiGe层厚度确定，取22 45nm，PMOS沟道长度由光刻工艺控制。
5.根据权利要求3所述的方法，其特征在于，所述方法过程中的最高温度根据第二至第十步中的化学汽相淀积(CVD)工艺温度决定，最高温度< 780V。
全文摘要
本发明公开了一种应变SiGe垂直CMOS集成器件及制备方法，在600～780℃，在衬底NMOS和PMOS有源区上分别连续生长N型Si外延层、N型应变SiGe层、P型应变SiGe层、N型应变SiGe层、N型Si层和N型Si层、N型应变SiGe层、N型Si帽层，并在它们之间形成隔离，在NMOS有源区分别制备漏极、栅极和源区，完成NMOS制备；接着，在PMOS有源区淀积SiO2和Poly-Si，制备虚栅极，淀积介质层形成栅侧墙，利用自对准工艺注入形成PMOS源、漏；刻蚀虚栅，淀积SiON和W-TiN分别做为栅介质和复合金属栅，完成PMOS制备，形成应变SiGe垂直CMOS集成器件及电路。本发明充分利用了应变SiGe材料在垂直方向电子迁移率和水平方向空穴迁移率高于弛豫Si的特点，在低温工艺下，制造出性能增强的应变SiGe CMOS集成器件及电路。
文档编号H01L29/423GK102832218SQ20121024439
公开日2012年12月19日 申请日期2012年7月16日 优先权日2012年7月16日
发明者宋建军, 胡辉勇, 王斌, 张鹤鸣, 宣荣喜, 舒斌, 周春宇, 郝跃 申请人:西安电子科技大学