双凹沟槽式肖特基势垒元件的制作方法
【专利摘要】一种肖特基势垒元件，包括半导体基材、第一接触金属层、第二接触金属层和氧化层。半导体基材具有相对的第一表面和第二表面，于第一表面处具有多个沟槽，每沟槽包括第一凹槽具有第一深度和第二凹槽具有第二深度，第二凹槽自第一表面向下延伸，第一凹槽于第二凹槽中往下延伸，使第一深度大于第二深度。第一接触金属层，至少形成于第二凹槽。第二接触金属层形成于相邻两沟槽之间的第一表面上。氧化层形成于第一凹槽。其中，第一接触金属层与半导体基材形成第一肖特基势垒，第二接触金属层与半导体基材形成第二肖特基势垒，第一肖特基势垒大于第二肖特基势垒。采用本发明，可良好夹止反向漏电流与提高元件可靠度。
【专利说明】双凹沟槽式肖特基势垒元件
【技术领域】
[0001]本发明是有关于一种肖特基势垒元件，且特别是有关于一种双凹沟槽式肖特基势垒元件，可良好夹止反向漏电流与提高元件可靠度。
【背景技术】
[0002]肖特基势鱼二极管(Schottky barrier diode)为一以电子作为带电载子的单极性元件，其特性为:施加低的顺向偏压即可获得大的顺向电流及快速的反向回复，但若持续增加反向偏压，则将产生大的漏电流。且反向偏压越高产生的漏电流越大，此现象与接触金属及半导体所形成的肖特基势鱼(Schottky barrier)随反向偏压增加而降低有关。若欲降低反向的漏电流而使用功函数(work function)高的接触金属以形成较大的肖特基势鱼，则会使顺向压降(forward voltage drop)提高,而增加操作时的功率损耗。基于上述的理由，而有沟槽式肖特基势垒二极管的提出。沟槽式肖特基势垒二极管主要有两种，一种是沟槽式双金属肖特基势垒.二极管(Trench Schottky controlled barrier Schottky, TSBS),另一种是沟槽式金属氧化物半导体肖特基势鱼二极管(Trench MOS controlled barrierSchottky, TMBS)。其共同特点为在平台区(mesa)使用低功函数(work function)的接触金属形成低肖特基势鱼(Schottky barrier)以得到低的顺向压降,而在沟槽处使用不同的方式来抑制漏电流。
[0003]图1为沟槽式双金属肖特基势垒二极管(TSBS)的简示图。其结构为在基板10形成沟槽101，其中平台区103使用低功函数的接触金属12以形成低肖特基势垒，在沟槽101中则使用高功函数的接触金属14形成高肖特基势垒，高势垒的肖特基接触在反向偏压时可产生较大的空乏区，夹止平台区103，降低位于低肖特基势垒电极处的电场强度，从而降低漏电流。
[0004]图2为沟槽式金属氧化物半导体肖特基势垒二极管(TMBS)的简示图。其结构是在基板20的沟槽201处形成氧化层22与金属层24，平台203使用低功函数的接触金属26以形成低肖特基势垒。TMBS在沟槽201中的金属层24、氧化层22和半导体基材20系形成金属-氧化物-半导体(M0S金属氧化物半导体)结构，使沟槽201外的半导体于反向偏压时产生空乏区，夹止平台区203以降低漏电流。在TMBS中，为使金属氧化物半导体结构在反向偏压时能有效产生空乏区而夹止漏电流，必须使用厚度较薄的氧化层22。然而，薄氧化层其可耐受的电压较小，因此，在设计额定电压(voltage rating)较大的元件时,必须适当增加氧化层厚度。当TMBS元件使用的半导体材料为硅时，因为氧化层22的耐压崩溃强度(breakdown strength)远大于娃(娃的崩溃强度约为0.3MV/cm,氧化娃约为8?10MV/cm),因此问题较不严重。然而若想以宽能硅半导体材料如碳化硅(SiC)制作TMBS元件时，则因SiC的崩溃强度与氧化硅相当(SiC的崩溃强度约为3MV/cm)，且其结构中氧化硅所承受的电场又大于碳化硅，而影响SiCTMBS元件的可靠度。若为增加SiC TMBS元件的可靠度而大幅增加氧化层厚度，则其在反向偏压下产生空乏区的效率下降，可能无法有效地夹止平台区而产生可观的漏电流。[0005]至于图1所示TSBS，虽然没有氧化层崩溃的顾虑，但是沟槽中所使用的高势垒肖特基接触，因沟槽底部产生的电场聚集效应(electric field crowding)以及因映像力(image force)所造成的势鱼降低(barrier lowering)现象,使得TSBS在大的反向偏压下对抑制漏电流的效果不如TMBS。因此目前使用于额定电压600V以上的碳化硅肖特基二极管所使用的结构都以所谓的接面势鱼肖特基元件(Junction Barrier Schottky, JBS)为主。JBS是在η型的碳化硅磊晶表面上以磷(phosphorus)为掺质，掺杂形成间隔的P+区域，通过PN Junction在反向偏压时所产生的空乏区来夹止漏电流。然而碳化娃在掺杂高浓度的P+时，通常需要高温离子植入(40(T70(TC )且使用高植入能量与剂量，因此无法以光阻为屏蔽，而必须使用其它的硬屏蔽；植入后还需要进行超高温回火(160(Tl80(rC )而提闻制造成本。
【发明内容】
[0006]本发明有关于一种双凹沟槽式肖特基势垒元件，可良好夹止反向漏电流与提高元件可靠度。
[0007]本发明提出一种肖特基势垒元件，包括半导体基材、第一接触金属层、第二接触金属层和氧化层。半导体基材具有相对的第一表面和第二表面，于第一表面处具有多个沟槽，每沟槽包括第一凹槽具有第一深度和第二凹槽具有第二深度，第二凹槽自第一表面向下延伸，第一凹槽系位于第二凹槽中且往下延伸，使第一深度大于第二深度。第一接触金属层，至少形成于该第二凹槽的表面。第二接触金属层形成于相邻两沟槽之间的第一表面上。氧化层形成于第一凹槽的表面。其中，第一接触金属层与半导体形成第一肖特基势垒，第二接触金与半导体形成第二肖特基势垒，第一肖特基势垒大于第二肖特基势垒。
[0008]采用本发明的双凹沟槽式肖特基势垒元件，可良好夹止反向漏电流与提高元件可靠度。
[0009]以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
【专利附图】
【附图说明】
[0010]图1为沟槽式双金属肖特基势垒二极管(TSBS)的简示图。
[0011]图2为沟槽式金属氧化物半导体肖特基势垒二极管(TMBS)的简示图。
[0012]图3为本揭露第一实施例的肖特基势垒元件的示意图。
[0013]图4为本揭露第二实施例的肖特基势垒元件的示意图。
[0014]图5为本揭露第三实施例的肖特基势垒元件的示意图。
[0015]图6为三种肖特基势垒元件的氧化层厚度与反向漏电流密度的关系图。
[0016]图7为两种肖特基势垒元件的氧化层厚度与氧化层的最大电场的关系图。
[0017]图8A-8M为本揭露第三实施例的肖特基势垒元件制造方法的示意图。
[0018]其中，附图标记:
[0019]1:肖特基势垒二极管
[0020]10、20:基板
[0021]10U201:沟槽
[0022]103、203:平台区[0023]12,26:低功函数接触金属
[0024]24:金属层
[0025]14:高功函数接触金属
[0026]3、3’、3”:肖特基势垒元件
[0027]30:半导体基材
[0028]31:沟槽
[0029]301:第一表面
[0030]302:第二表面
[0031]311:第一凹槽
[0032]312:第二凹槽
[0033]32:第一接触金属层
[0034]35:第二接触金属层
[0035]22、36:氧化层
[0036]87:可通过涂布进行平坦化的材料如光刻胶料等
[0037]91:硬质屏蔽
[0038]911:开口
[0039]912:槽体
[0040]91’:第一图案化硬质屏蔽
[0041]91”:第二图案化硬质屏蔽
[0042]B:第一深度(第一表面至第一凹槽底部的深度)
[0043]b:第二深度(第一表面至第二凹槽底部的深度)
[0044]A:相邻两第一凹槽间的宽度
[0045]a:沟槽间平台区宽度(两相邻第二凹槽间的距离)
【具体实施方式】
[0046]实施例提出肖特基势垒元件，可提供低顺向压降和良好夹止反向漏电流，也可提高元件可靠度。以下参照所附图式详细叙述本发明的实施例。需注意的是，实施例所提出的细部结构仅为举例说明之用，并非对此揭露内容欲保护的范围做限缩。且图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩此揭露内容保护范围之用。
[0047]第一实施例
[0048]图3为本揭露第一实施例的肖特基势垒元件的示意图。肖特基势垒元件3包括半导体基材30、第一接触金属层32、第二接触金属层35和氧化层36。半导体基材30具有相对的第一表面301和第二表面302，于第一表面301处具有多个沟槽31，每一沟槽31包括第一凹槽311具有第一深度(B)，和第二凹槽312具有第二深度(b)，其中第二凹槽312系自第一表面301向下延伸，第一凹槽311则位于第二凹槽312中且往下延伸，使第一深度(B)大于第二深度(b)。此实施例的第一凹槽311例如是，但不限制地，底部呈现圆弧状。如图3所示，第一接触金属层32形成于第二凹槽312的表面，第二接触金属层35形成于相邻两沟槽31之间的平台处(mesa)即第一表面301上，氧化层36则形成于第一凹槽311的表面。其中氧化层36、第一接触金属层32与第二接触金属层35上可再形成导电材料(未显示)填满该些沟槽31以于第一沟槽311形成金属氧化物半导体结构并提供良好的电气接触(electric contact)。其中，第一接触金属层32与半导体基材30形成具有第一肖特基势垒的第一肖特基接触，第二接触金属层35与半导体基材30形成具有第二肖特基势垒的第二肖特基接触，其中第一肖特基势垒大于第二肖特基势垒。
[0049]实施例中，第一接触金属层32其应用材料例如是镍(Ni, Nickel)、金(Au, gold)、白金(钼，Pt, Platinum)、钮I (Pd, Palladium)、辑(Er, Erbium)、铺(Tb, Terbium)、含前述金属的合金以及其金属娃化物(metal silicide)或其它具有适合功函数(work function)的金属。第二接触金属层35其应用材料例如是钛(Ti, Titanium)、钥(Mo, Molybdenum)、招(Al, Aluminum)、镁(Mg, Magnesium)、鹤(ff, Tungsten)、银(Ag, Silver)、含前述金属的合金以及其金属娃化物或其它具有适合功函数(work function)的金属。
[0050]一实施例中，半导体基材30例如是碳化硅(4H_SiC)，其包含高掺杂浓度的η型碳化娃基板(n+substrate),可使用适合的金属于基板底部形成良好的欧姆接触(Ohmiccontact),以及形成于基板上的低掺杂浓度η型碳化娃嘉晶耐压层(n-drift layer)。半导体基材30也可以是其它宽能隙半导体材料，例如是氮化镓(GaN)。
[0051]如上述实施例所示的肖特基势垒元件3，第一接触金属层32是于第二凹槽312处与半导体基材30形成第一肖特基接触,第二接触金属层35系于该第一表面301处与半导体基材30形成第二肖特基接触，且第一肖特基接触的第一肖特基势垒大于第二肖特基接触的第二肖特基势垒。由于平台区处即第一表面301形成的第二肖特基接触具有较低的第二肖特基势垒，因此可得到较低的顺向压降。于反偏操作时，当偏压小时，具有较高第一肖特基势垒的第一肖特基接触从第二凹槽312往外延伸的空乏区可屏蔽位于低肖特基势垒的第二肖特基接触的电场，而降低漏电流；当偏压持续提高时，则通过第一凹槽311处的金属氧化物半导体(MOS)结构所形成的空乏区，来屏蔽第一肖特基接触与第二肖特基接触处的电场，而维持够低的漏电流。而根据实施例的肖特基势垒元件3结构设计，因有位于第二凹槽处312的第一肖特基接触的辅助，而可使用较厚的氧化层36于第一凹槽311形成金属氧化物半导体结构，使肖特基势垒元件3不但能在高反向偏压下仍维持低漏电流，且因使用较厚的氧化层36厚度，而能提升元件的可靠度。适合的氧化层的厚度可参考例如元件仿真的设定。但本发明并不以所列的设定值为限制，可视实际应用所需而作相应调整。如图3所示，其中沟槽间平台区宽度(a)(即两相邻第二凹槽312间的距离)与第二深度(b)的比例例如为2(a/b=2);且相邻两第一凹槽311间的宽度㈧与第一深度⑶的比例例如为2(A/B=2)。
[0052]第二实施例
[0053]图4为本揭露第二实施例的肖特基势垒元件的示意图。第二实施例与第一实施例中相同或类似元件沿用相同标号，且内容不再赘述。第二实施例的肖特基势垒元件3’，其第一接触金属层32系形成于第二凹槽312并延伸覆盖第二接触层35。
[0054]第三实施例
[0055]图5为本揭露第三实施例的肖特基势垒元件的示意图。第三实施例与第一实施例中相同或类似元件沿用相同标号，且内容不再赘述。第三实施例的肖特基势垒元件3 ”，其第一接触金属层32形成于第二凹槽312，并延伸覆盖第二接触金属层35，以及延伸覆盖氧化层36 0
[0056]除了上述三种结构，实施例的肖特基势垒元件还可依实际应用做其它类似地修饰与变化，本发明对此并不多做限制。
[0057]<相关模拟实验>
[0058]本揭露也对不同肖特基势垒元件进行元件特性的进行二维数值模拟实验。实验中对三种肖特基势垒元件进行量测，包括沟槽式双金属肖特基势垒二极管(TSBS)(曲线-._)、沟槽式金属氧化物半导体肖特基势垒二极管(TMBS)(曲线-? _)、和本揭露第三实施例的双凹沟槽式肖特基势垒元件(曲线-圍_)。模拟实验中,本揭露的双凹沟槽式肖特基势垒元件的第一接触金属层32设定的功函数为5，第二接触金属层35设定的功函数为 4.3。
[0059]图6为三种肖特基势垒元件的氧化层厚度与反向漏电流密度的关系图。其中，由于TSBS元件不具氧化层，因此仅以其漏电流为lX10_5A/cm2绘制该代表曲线。从图6中可发现，本揭露的双凹沟槽式肖特基势垒元件结构若在第一凹槽311处形成0.6 μ m厚度的氧化层36其产生的反向漏电流(reverse leakage current)与使用0.2 μ m厚度氧化层的TMBS 元件相当(I X IO-Vcm2)。
[0060]图7为 两种肖特基势垒元件的氧化层厚度与氧化层的最大电场的关系图。其中，曲线-?-代表TMBS元件，曲线-圍-代表本揭露的双凹沟槽式肖特基势垒元件。以欲达到相同的漏电流I X 10_7A/cm2为例，TMBS元件需使用0.2 μ m的氧化层，而本揭露的双凹槽式肖特基势垒元件可使用0 .6μπι的氧化层(图6)，再对照图7可发现，TMBS元件使用
0.2μπι的氧化层时，其氧化层 处的最大电场约为7.3MV/cm，而本揭露的双凹槽式肖特基势垒元件使用0.6 μ m的氧化层时，其氧化层处的最大电场约为5.7MV/cm, TMBS元件氧化层中的最大电场较本揭露的双凹沟槽式肖特基势垒元件大了 30%。因此，相较于传统TMBS元件，本揭露的双凹沟槽式肖特基势垒元件可提供更好的可靠性。
[0061]本揭露的双凹沟槽式肖特基势垒元件结构设计可采用较厚的氧化层36，在较小的反向偏压下，厚的氧化层36其MOS结构所产生的空乏区较小，但可由具有较高肖特基势垒的第一肖特基接触所形成的空乏区来降低漏电流；在较大的反向偏压下，其氧化层36的MOS结构可产生足够大的空乏区，有效地屏蔽位于肖特基接触处的电场，而能维持够低的漏电流。本揭露的双凹槽式肖特基势垒元件结构与传统TMBS元件相比，在相同的漏电流下，本揭露的双凹槽式肖特基势垒元件可使用较厚的氧化层36，降低氧化层中的最大电场。因此，实施例所提出的肖特基势垒元件结构不但具有低顺向压降，低反向漏电流，且能提高元件的可靠度。
[0062]〈肖特基势垒元件的制造方法〉
[0063]以下提出如第三实施例所示的肖特基势垒元件的制造方法，以做说明。当然，本发明并不限制于此，详细步骤，包括制程顺序和各步骤详细实施方式等，视实际应用的肖特基势垒元件的结构(例如也可制作出如第一、二实施例或其它修饰的肖特基势垒元件)，而对制造方法做相应调整与变化。
[0064]图8A-8M为本揭露第三实施例的肖特基势垒元件制造方法的示意图。首先，如图8A所示，提供半导体基材30，并经过表面清洗与预处理(如牺牲氧化层的成长与去除)等步骤，于半导体基材30的第一表面301形成第二接触金属层35。[0065]如图8B所示，于第二接触金属层35沉积例如二氧化硅以作为硬质屏蔽(HardMask)91 ;接着，如图8C所示，于硬质屏蔽91上形成开口 911以形成第一图案化硬质屏蔽91’，并利用硬质屏蔽91’蚀刻以图案化第二接触金属层35。
[0066]如图8D所示，根据第一图案化硬质屏蔽91’与图案化后的第二接触金属层35对半导体基材30进行蚀刻，以形成第一凹槽311。接着利用二氧化硅与钛金属的蚀刻选择比，以回蚀刻(etching back)方式于第一图案化硬质屏蔽91’上形成自对准(self-aligned)的槽体912，此时所形成的第二图案化硬质屏蔽91”暴露出图案化后的第二接触金属层35的部分表面，如图8E所示。其中，槽体912的宽度系大于开口 911的宽度。
[0067]之后，如图8F所示，根据第二图案化硬质屏蔽91”进行蚀刻，以暴露出半导体基材30部份的第一表面301。
[0068]接着，如图SG所示，根据第二图案化硬质屏蔽91”的槽体912对半导体基材30进行蚀刻，以形成第二凹槽312。此时，第二凹槽312自第一表面301向下延伸，第一凹槽311则位于第二凹槽312下方并具有较小的开口宽度。
[0069]接着，如图8H所不，于半导体基材30与金属层35上沉积氧化层36。
[0070]如图81所示，于半导体基材30上涂布光刻胶87等可通过涂布(spin-coating)进行平坦化的材料。利用回蚀(Etch back)方式去除第二凹槽312内与第一表面301上的光刻胶87，如图8J所示。
[0071]如图8K所示，以蚀刻方式去除位于第一凹槽311外的氧化层36，随后移除第一凹槽311内的光刻胶87。
[0072]如图8L所示，沉积第二接触金属层32，覆盖半导体基材30、第二接触金属层35以及氧化层36。之后，可于半导体基材30上形成导电层88以覆盖第一接触金属层32和填满第一凹槽311与第二凹槽312，如图8M所示。
[0073]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
【权利要求】
1.一种肖特基势垒元件，其特征在于，包括: 半导体基材，具有相对的第一表面和第二表面，于该第一表面处具有多个沟槽，每该沟槽包括第一凹槽和第二凹槽，该第一凹槽具有第一深度，该第二凹槽具有第二深度，该第二凹槽自该第一表面向下延伸，该第一凹槽于该第二凹槽中往下延伸，该第一深度大于该第二深度； 第一接触金属层，至少形成于该第二凹槽的表面； 第二接触金属层，形成于相邻两该沟槽之间的该第一表面上；和 氧化层，形成于该第一凹槽的表面， 其中，该第一接触金属层与该半导体基材形成第一肖特基势垒，该第二接触金属层与该半导体基材形成第二肖特基势垒，该第一肖特基势垒大于该第二肖特基势垒。
2.根据权利要求1所述的肖特基势垒元件，其特征在于，该半导体基材的材料包括碳化硅或氮化镓。
3.根据权利要求1所述的肖特基势垒元件，其特征在于，该第一接触金属层延伸覆盖该第二接触金属层。
4.根据权利要求1所述的肖特基势垒元件，其特征在于，该第一接触金属层延伸覆盖该氧化层。
5.根据权利要求1所述的肖特基势垒元件，其特征在于，该第一接触金属层延伸覆盖该第二接触金属层，以及延伸覆盖该氧化层。
6.根据权利要求1所述的肖特基势垒元件，其特征在于，该第一凹槽的底部为圆弧形。
7.根据权利要求1所述的肖特基势垒元件，其特征在于，该第一接触金属层的材料包括镍、金、白金、钯、铒、或铽、或含前述金属的合金或其金属硅化物。
8.根据权利要求1所述的肖特基势垒元件，其特征在于，该第二接触金属层的材料包括钛、钥、铝、镁、钨或银、或含前述金属的合金或其金属硅化物。
【文档编号】H01L29/06GK103515451SQ201210275461
【公开日】2014年1月15日 申请日期:2012年8月3日 优先权日:2012年6月27日
【发明者】颜诚廷, 陈永祥, 洪建中, 李传英 申请人:财团法人工业技术研究院