鳍式场效应晶体管及其制造方法与流程

本发明涉及半导体制造领域，尤其涉及一种鳍式场效应晶体管及其制造方法。

背景技术：
为了跟上摩尔定律的脚步，人们不得不不断地缩小MOSFET晶体管的特征尺寸。这样做可以带来增加芯片密度，提高MOSFET的开关速度等好处。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断（pinchoff）沟道的难度也越来越大，如此便使亚阀值漏电（Subthresholdleakage）现象，即所谓的短沟道效应（SCE:short-channeleffects）更容易发生。由于这样的原因，平面CMOS晶体管渐渐向三维（3D）鳍式场效应晶体管（FinFieldEffectTransistor，FinFET）器件结构过渡。在FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的集成电路生产技术的兼容性。参考图1，示出了现有技术一种FinFET的立体结构示意图。所述FinFET包括：半导体衬底10，所述半导体衬底10上形成有凸出结构；绝缘层11，覆盖所述半导体衬底10的表面以及凸出结构侧壁的一部分，凸出结构超出绝缘层11的部分成为FinFET的鳍（Fin）14，所述鳍14沿Y方向延伸，Y为鳍的延伸方向；栅极结构，沿X方向（垂直于鳍14的延伸方向）横跨在所述鳍14上，所述栅极结构覆盖于所述鳍14的顶部和侧壁，具体地，所述栅极结构包括栅介质层（图中未示出）和位于栅介质层上的栅电极12。然而，图1所示的现有技术的鳍式场效应晶体管具有较低的电子迁移率。在公开号为CN100521116C的中国专利中公开了一种鳍式场效应晶体管，但是没有解决上述技术问题。

技术实现要素：
本发明提供一种具有较高电子迁移率的鳍式场效应晶体管及其制造方法。为了解决上述问题，本发明提供了一种鳍式场效应晶体管的制造方法，包括：在半导体衬底上形成绝缘层；图形化所述绝缘层，形成多个露出所述半导体衬底的沟槽；在所述沟槽中填充第一半导体材料，形成厚度小于所述沟槽深度的第一半导体层；在所述第一半导体层中掺入防沟道掺杂离子扩散材料；对所述第一半导体层进行沟道掺杂；向沟槽中填充第二半导体材料，直至填满所述沟槽，以形成第二半导体层；去除所述绝缘层，露出包括所述第一半导体层和第二半导体层的鳍；在所述鳍上形成栅极结构。相应地，本发明还提供了一种鳍式场效应晶体管，包括：半导体衬底；位于所述半导体衬底上的多个鳍；所述鳍包括依次位于所述半导体衬底上的第一半导体层和第二半导体层，其中第一半导体层中掺杂有沟道掺杂离子，所述第一半导体层还掺有防沟道掺杂离子扩散材料，所述第二半导体层为非掺杂半导体层；形成于所述鳍上的栅极结构。与现有技术相比，本发明具有以下优点:本发明鳍式场效应晶体管中的鳍包括：掺杂有沟道掺杂离子的第一半导体层，还包括位于所述第一半导体层上的本征的第二半导体层；第一半导体层中的防沟道掺杂离子扩散材料可以防止第一半导体层中的掺杂离子扩散至第二半导体层中，由于本征第二半导体层为非掺杂层，电子在所述第二半导体层中不容易被散射，因此具有较高的电子迁移率。附图说明图1为现有技术中的一种FinFET的立体结构示意图；图2至图9是本发明制造方法一实施例形成的鳍式场效应晶体管的侧面示意图；图10是本发明制造方法另一实施例形成的鳍式场效应晶体管的侧面示意图。具体实施方式在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是示例，其在此不应限制本发明保护的范围。为了解决现有技术的问题，本发明提供一种鳍式场效应晶体管的制造方法。参考图2至图9，示出了本发明鳍式场效应晶体管一实施例的剖视图。需要说明的是，为了使附图更加清楚、简洁，附图中仅示意出了沿垂直于鳍的延伸方向的剖视图。如图2所示，提供半导体衬底100，本实施例中所述半导体衬底100为体硅基底。但是本发明对半导体衬底100的材料不作限制，在其他实施例中，所述半导体衬底100还可以是Ⅲ-Ⅴ族元素化合物衬底（如砷化镓、磷化铟、氮化镓等）、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或者本领域技术人员公知的其他半导体衬底。继续参考图2，为了提高待形成的鳍式场效应晶体管的性能，优选地，对衬底100进行沟道掺杂离子注入，以形成阱。例如，待形成的晶体管为PMOS，则对衬底进行P型掺杂，以形成P阱。为了防止离子注入过程中高能离子对所述半导体衬底100造成的损伤，优选地，对所述半导体衬底100表面进行氧化，形成一层厚度较小的氧化硅层101，所述氧化硅层101可以起到保护所述半导体衬底100的作用。如图3所示，在所述半导体衬底100（以及氧化硅层101）上形成绝缘层102，具体地，所述绝缘层102的材料可以是氧化硅或氮化硅，可以通过化学气相沉积的方式形成所述氧化硅或氮化硅。之后通过光刻和刻蚀的方法图形化所述绝缘层102，形成多个露出所述半导体衬底100的沟槽110。如图3所示的，本实施例中，所述衬底100与所述绝缘层102之间还有一层氧化硅层101，在形成所述沟槽110时，还需要图形化所述氧化硅层101，以形成露出所述半导体衬底100的沟槽110。需要说明的是，所述沟槽110是沿着待形成的鳍的延伸方向延伸的，由于图3为垂直于鳍的延伸方向的剖视图，实际沟槽110沿垂直于图面的方向延伸。所述沟槽110的宽度和深度（沟槽110的深度与绝缘层102的厚度相当）与后续形成的鳍的宽度和高度相关，实际应用中可以根据待形成的鳍的宽度和高度设计所述沟槽110的宽度以及绝缘层102的厚度。如图4和图5所示，在所述沟槽110中填充第一半导体材料，形成厚度小于所述沟槽110深度的第一半导体层103。此处，所述第一半导体层103的厚度小于所述沟槽110深度是为后续形成的第二半导体层预留出填充的空间，所述沟槽110的深度与第一半导体层103和后续形成的第二半导体层的厚度之和相当。实际应用中，可以根据结合电子迁移率（与第二半导体层相关）和阈值电压（与第一半导体层相关）的调节来设计第一半导体层103厚度与沟槽110深度的关系。本实施例中，所述第一半导体层103的厚度为沟槽110深度的1/3~2/3，优选地，所述第一半导体层103的厚度为沟槽110深度的一半。所述第一半导体层103可以是硅，也可以是硅锗，可以通过外延生长的方式形成在所述沟槽110。例如：可以通过等离子体增强化学气相沉积法(PECVD，PlasmaEnhancedChemicalVaporDeposition)或高密度等离子体化学气相沉积法（HDPCVD，HighDensityPlasmaChemicalVaporDeposition）形成所述第一半导体层103。优选地，所述第一半导体层103为晶格常数大于后续形成的第二半导体层晶格常数的材料。本实施例中，所述第一半导体层103为硅锗，与硅相比硅锗具有较高的迁移率，可以提高形成的鳍式场效应晶体管的电子迁移率；相应地，后续形成的第二半导体层的材料为硅，这样第一半导体层103可向后续形成的第二半导体层提供朝向第二半导体层的推力，从而可以进一步增加电子迁移率。具体地，第一半导体层103为Si1-xGex，其中x位于0.25~0.5之间。如图5所示，在形成第一半导体层103之后，通过离子注入的方式在第一半导体层103中掺入沟道掺杂离子。例如，待形成的是PMOS，可以通过硼离子对所述第一半导体层103进行掺杂。需要说明的是，为了节省工艺步骤，本实施例在对第一半导体层103进沟道掺杂的同时，还在第一半导体层103中掺入防沟道掺杂离子扩散材料。具体地，所述防沟道掺杂离子扩散材料可以是碳或氮，所述碳或氮对硼、磷的沟道掺杂离子具有防止其扩散的作用。本实施例中，采用碳辅助的沟道掺杂（Carbon-assistedChannelIMP），在一个工艺步骤中完成对第一半导体层103的沟道掺杂和防沟道掺杂离子扩散材料的掺入，最终形成掺杂后第一半导体层104。具体地，碳离子注入的能量位于1K至3K电子伏的范围内，掺杂剂量位于1E13~1E15原子/平方厘米的范围内，这样使碳离子注入的量并不多，不会影响第一半导体层104的电学性能，还能起到防止第一半导体层104内沟道掺杂离子扩散的作用。需要说明的是，在其他实施例中，还可以采用不同离子注入的步骤分别对第一半导体层103进行沟道掺杂、防沟道掺杂离子扩散材料的掺入，本发明对此不作限制。如图6所示，为了使掺杂后第一半导体层104和后续形成的第二半导体层之间具有良好的晶格匹配，以防止出现过多的缺陷而影响晶体管的性能。优选地，在形成掺杂后第一半导体层104之后，形成第二半导体层之前，在所述第一半导体层104上形成一层缓冲层105，所述缓冲层105的晶格常数小于或等于第一半导体层104的晶格常数，大于或等于待形成的第二半导体层的晶格常数。例如，所述缓冲层105的材料为硅锗（Si1-yGey，其中y位于0.1~0.2之间）。与第一半导体层104中Ge的含量相比，缓冲层105中Ge的含量较少，因此缓冲层105的晶格常数略小于第一半导体层104的晶格常数，而所述缓冲层105的晶格常数大于后续形成的硅材料的第二半导体层。需要说明的是，在其他实施例中（例如：第一半导体层104中Ge的含量原本就比较少，与硅材料第二半导体层之间晶格失配不严重），形成缓冲层的步骤可以省略。如图7所示，继续向沟槽110中填充第二半导体材料，以形成非掺杂的第二半导体层106。本实施例中，所述第二半导体层106的材料为硅，在其他实施例中所述第二半导体层106还可以是与所述第一半导体层104材料相同的硅锗，例如所述第二半导体层106为Si1-yGey，其中y位于0.1~0.2的范围内，第一半导体层104仍然比第二半导体层106的晶格常数大，所述第一半导体层104对所述第二半导体层106提供一定应力，可以进一步提高电子迁移率。具体地，可以通过外延生长的方式向沟槽110中填充第二半导体材料，之后通过化学机械研磨工艺去除多余的第二半导体材料，直至所述第二半导体材料与所述绝缘层102的表面齐平，以形成第二半导体层106。所述第二半导体层106为非掺杂的本征的半导体层，所述第二半导体层106中没有掺入杂质离子，电子在所述第二半导体层106中传输时不会被散射，因此第二半导体层106具有较高的电子迁移率。如图8所示，去除所述绝缘层102，以露出所述第二半导体层106和所述第一半导体层104，本实施例中，去除绝缘层102后还露出了位于所述第一半导体层104与所述第二半导体层106之间的缓冲层105。具体地，可以通过选择性较强的湿法刻蚀来去除所述绝缘层102。例如，所述绝缘层102为氧化硅，可以通过稀释的氢氟酸去除所述氧化硅。本实施例中，所述第二半导体层106和所述第一半导体层104，以及位于两者之间的缓冲层105构成鳍107。由于所述鳍107具有本征的第二半导体层106，因此，具有较高的迁移率，而同时所述鳍107还包括具有沟道掺杂离子的第一半导体层104，可以实现对阈值电压的调节。如图9所示，在所述鳍107上形成栅极结构，以形成鳍式场效应晶体管。具体地，在垂直于所述鳍107延伸方向上覆盖一层栅介质层108以及位于所述栅介质层108上的栅电极层（图未示）。需要说明的是，在上述实施例中，对第一半导体层104进行沟道掺杂时采用离子注入的方式实现，但是本发明对此不作限制。如图2所示，在提供半导体衬底100之后，形成绝缘层之前，还包括：以沟道掺杂离子对所述半导体衬底100进行掺杂，以形成阱。所述对所述第一半导体层104进行沟道掺杂的步骤包括：通过所述阱中的沟道掺杂离子扩散至所述第一半导体层104的方式，实现对所述第一半导体层104的沟道掺杂。例如，待形成的晶体管为PMOS，对所述半导体衬底100进行P型掺杂，之后P型掺杂离子扩散至第一半导体层104中，实现对第一半导体层104的沟道掺杂。本实施例适用于第一半导体层104的厚度较小或者对半导体衬底100中离子注入浓度较高的情况。需要说明的是，在上述实施例中，在所述第一半导体层中掺入防沟道掺杂离子扩散材料采用离子注入的方式实现，但是本发明对此不作限制。参考图10，示出了本发明制造方法另一实施例形成的鳍式场效应晶体管的侧面示意图。本实施例中，在所述第一半导体层中掺入防沟道掺杂离子扩散材料的步骤包括：在向所述沟槽中填充第一半导体材料的过程中，通过原位掺杂的方式掺入防沟道掺杂离子扩散材料，以形成第一半导体层120。具体地，所述第一半导体材料为硅锗，所述防沟道掺杂离子扩散材料为碳或氮，可以在含碳或氮的气体环境中外延形成所述硅锗，以实现防沟道掺杂离子扩散材料的掺入。相应地，本发明还提供一种鳍式场效应晶体管，请继续参考图9，所述鳍式场效应晶体管包括：半导体衬底100；位于所述半导体衬底100上的多个鳍107；所述鳍107包括依次位于所述半导体衬底100上的第一半导体层104和第二半导体层106，其中所述第一半导体层104中掺杂有沟道掺杂离子，所述第一半导体层104还掺有防沟道掺杂离子扩散材料，所述第二半导体层106为非掺杂半导体层；形成于所述鳍107上的栅极结构。所述鳍107包括：掺杂有沟道掺杂离子的第一半导体层104，还包括位于所述第一半导体层上104的非掺杂的、本征的第二半导体层106；所述第一半导体层104中的防沟道掺杂离子扩散材料可以防止第一半导体层104中的掺杂离子扩散至第二半导体层106中，由于本征第二半导体层106为非掺杂层，电子在所述第二半导体层106中不容易被散射，因此具有较高的电子迁移率。具体地，所述第一半导体材料与第二半导体材料可以相同。例如：所述第一半导体层104的材料与第二半导体层106的材料为硅或硅锗，或者所述第一半导体层104的材料与第二半导体层106的材料相同。优选地，所述第一半导体层104的材料的晶格常数大于所述第二半导体层106的材料的晶格常数，从而使所述第一半导体层104能对所述第二半导体层106产生一定的应力，以提高电子迁移率。例如：所述第一半导体层104的材料与第二半导体层106的材料均为硅锗，其中第一半导体层104的材料为Si1-xGex，其中x位于0.25~0.5的范围内，所述第二半导体层106的材料为Si1-yGey，其中y位于0.1~0.2的范围内。或者，所述第一半导体层104的材料与第二半导体层106的材料不相同。例如：所述第一半导体层104的材料为硅锗，第二半导体层106的材料为硅。由于硅锗的晶格常数大于硅的晶格常数，第一半导体层104向第二半导体层106提供应力，从而可以进一步提高鳍式场效应晶体管的电子迁移率。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。