专利名称：横向晶体管组件及其制造方法
技术领域：
本发明涉及一种横向晶体管组件，尤其是具有场电极或场电极板电极(Feldplatte)的横向MOS晶体管组件，以及一种用于制造横向晶体管组件的方法。
背景技术：
例如在Linet al.: "A Novel LDMOS Structure With A Step Gate Oxide", IEDM95,963-964页中描述了这种组件。发明内容
本发明的目的在于，提供一种具有门极和场电极的晶体管组件，尤其是横向晶体管组件，该晶体管组件从外部被良好屏蔽；以及提供一种用于制造这种晶体管组件的方法。此外，本发明的目的在于，提供一种用于制造逐段地连续增大其厚度的电介质的方法。
该目的通过根据权利要求1和23所述的晶体管组件、根据权利要求16所述的用于制造晶体管组件的方法以及根据权利要求26所述的用于制造电介质层的方法实现。从属权利要求的主题是本发明的设计方案和改进方案。
本发明的第一实施例涉及一种晶体管组件，其具有半导体主体、布置在半导体主体中的有源晶体管区域和环状包围半导体主体中的有源晶体管区域的绝缘区域。此外，晶体管组件还具有在有源晶体管区域中的源区、漏区、基体区和漂移区，其中源区和漏区在半导体主体的横向方向上间隔开布置且基体区布置在源区和漂移区之间而漂移区布置在基体区和漏区之间。此外，组件具有门-和场电极，其中门-和场电极布置在有源晶体管区域上方，与绝缘区域至少在漏区的范围内重叠，通过电介质层相对于有源晶体管区域绝缘，电介质层在基体区的范围内具有第一厚度且在漂移区范围内逐段地具有第二厚度，第二厚度大于第一厚度，并且其中门-和场电极具有位于漏区上方的第一接触开口。此外，晶体管组件还具有漏极，漏极通过第二接触开口与漏区接触。
另一个实施例涉及一种晶体管组件，其具有:半导体主体；布置在半导体主体中的有源晶体管区域；环状包围半导体主体中的有源晶体管区域的绝缘区域；在有源晶体管区域中的源区、漏区、基体区和漂移区，其中源区和漏区在半导体主体的横向方向上间隔开布置，并且基体区布置在源区和漂移区之间而漂移区布置在基体区和漏区之间。此外，组件具有门-和场电极，其中门-和场电极布置在有源晶体管区域上方，并且通过电介质层相对于有源晶体管区域绝缘，电介质层在基体区的范围内具有第一厚度且在漂移区的范围内逐段地具有第二厚度，第二厚度大于第一厚度，并且其中电介质层具有过渡区域，在该过渡区域中厚度从第一厚度增大至第二厚度，并且在该过渡区域中电介质层至少逐段地以小于90°的角度相对于半导体主体的一个侧面倾斜。
在根据本发明的用于制造晶体管组件的方法的实施例中提出:提供半导体主体，其具有有源晶体管区域，在有源晶体管区域中布置了基体区和漂移区，以及具有环状包围半导体主体中的有源晶体管区域的绝缘区域；制造电介质层，电介质层在基体区的范围内具有第一厚度且在漂移区的范围内逐段地具有第二厚度，第二厚度大于第一厚度；在电介质层上如此制造门-和场电极，即门-和场电极与绝缘区域重叠；在漂移区上方制造在门-和场电极中的第一接触开口 ；通过将掺杂物原子引入基体区中来制造源区，并且通过经过第一接触开口将掺杂物原子引入漂移区中来制造漏区；制造与源区和基体区接触的源极，并且制造在第一接触开口中与漏区接触的漏极。
用于制造逐段倾斜地延伸的电介质层的方法在根据本发明的实施例中提出:制造第一电介质层；在第一电介质层上制造第一掩膜层；在第一掩膜层上制造第二掩膜层；在把第二掩膜层用作掩膜的情况下逐段地去除第一电介质层和第一掩膜层，从而产生具有第一电介质层、第一掩膜层和第二掩膜层的层堆叠，层堆叠具有露出第一电介质层和第一掩膜层的侧面；在层堆叠的侧面的区域中执行各向同性的蚀刻过程，通过该蚀刻过程刻蚀第一电介质层和第一掩膜层，其中第一电介质层具有比第一掩膜层更小的刻蚀率，从而产生第一电介质层的倾斜地延伸的边缘。此外，该方法还提出去除第一和第二掩膜层。
下面根据附图进一步描述本发明的实施例。附图用于说明基本原理，因此仅示出了那些对理解原理来说必要的特征。附图不是按正确比例的。只要没有特别指出，在附图中相同的附图标记表示相同特征。
图1包括图1A至1C，借助于一个竖直的截面图示(图1A)和两个水平的截面图示(图1B和1C)不出横向晶体管组件的第一实施例；
图2包括图2A至2C，借助于一个竖直的截面图示(图2A)和两个水平的截面图示(图2B和2C)示出横向晶体管组件的第二实施例；
图3根据第三实施例示出横向晶体管组件的竖直的截面图示；
图4根据第四实施例示出横向晶体管组件的水平的截面图示；
图5根据第五实施例示出横向晶体管组件的水平的截面图示；
图6根据第六实施例示出横向晶体管组件的水平的截面图示；
图7根据第七实施例示出横向晶体管组件的水平的截面图示；
图8根据第八实施例示出横向晶体管组件的水平的截面图示；
图9包括图9A至91，借助于竖直的截面图示描述了用于制造横向晶体管组件的方法;
图10包括图1OA至10E，描述了用于制造具有倾斜延伸的边缘的电介质层的方法。
具体实施方式
图1A至IC示出根据本发明的横向晶体管组件的第一实施例。图1A示出了通过晶体管组件的竖直截面，图1B示出沿图1A中示出的剖面A-A的水平截面，且图1C示出沿图1A中示出的剖面B-B的水平截面。根据图1A的竖直截面是沿竖直剖面C-C的截面，该竖直剖面在图1B和IC中示出。
参考图1A和1B，晶体管组件具有半导体主体100、布置在半导体主体100中的有源晶体管区域Iio和环状包围半导体主体100中的有源晶体管区域的绝缘区域120。绝缘区域120的环状走向尤其可从图1B中看到。那里示出的截面(在剖面A-A中)延伸通过绝缘区域120和有源晶体管区域110。横向晶体管组件的有源晶体管区域110是半导体主体100的半导体区域，其中布置了随后仍将描述的横向晶体管组件的有源晶体管范围。
例如，绝缘区域120包括环状延伸的沟道，其中布置了绝缘材料，例如像氧化物。例如，绝缘区域 120 是 ST1-区域(STI=Shallow Trench Isolation)或者 LOCOS-区域(L0C0S=Local Oxidation of Silicon)。在图1B示出的实施例中，有源晶体管区域110在半导体主体100的水平面内具有矩形截面。然而，这仅是一个实例，有源晶体管区域110也可以具有和矩形几何形状不同的其它几何形状。
半导体主体100可以由传统的半导体材料组成，例如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)等。根据实施例，半导体主体100在与绝缘区域120邻接和与有源晶体管范围邻接的范围内具有基础掺杂部，该基础掺杂部具有例如在lel5cnT3和lel6cnT3之间，尤其在8el5Cm_3范围内的掺杂浓度。
参考图1A和1B，在有源晶体管区域110中，晶体管组件具有源区11、在半导体主体的横向方向上与源区11间隔开布置的漏区12、基体区13和漂移区14。基体区13布置在源区11和漂移区14之间而漂移区14布置在基体区13和漏区12之间。在基体区13和漂移区14之间存在pn结。根据一个实施例(以虚线示出)，半导体主体在基体区13和漂移区下方具有基体区13的导通类型的半导体区111，然而半导体区111低度地掺杂，并且半导体区111与位于其下方并且补充掺杂的半导体区112 —起形成pn结。该Pn结确保横向晶体管组件相对于其它内置在半导体主体中(未示出)的组件的势垒绝缘(SperrschichtisoIation)ο
根据另一个(未示出)的实例，有源晶体管区域110布置在SOI基底中的绝缘层上。在这种情况下，绝缘层确保相对于其它组件的绝缘。在这种情况下，绝缘区域可以伸展直至绝缘层。
横向晶体管组件可以设计为η型传导组件或P型传导组件。在η型传导组件中，源区11和漂移区14被η型掺杂，而基体区13被P型掺杂。在P型传导组件中，源区11和漂移区14被P型掺杂，而基体区13被η型掺杂。晶体管组件可以设计为MOSFET或者为IGBT。
在MOSFET中，漏区12是与源区11和漂移区14 一样的导通类型。在IGBT中，漏区以与源区11和漂移区14互补的方式被掺杂。在IGBT中，漏区12也称为发射极区。晶体管组件可以设计为自锁的组件。在这种情况下，基体区13沿着电介质层30具有和源区11相同传导类型的(未示出的)通道区。
下文中半导体主体100的横向-源区11和漏区12沿该横向间隔开-被称为第一横向或者晶体管组件的电流方向。参考图1Β，源区11、基体区13和漂移区14可以在横向于或垂直于第一横向或电流方向的方向上伸展直至绝缘层120，而漏区12在电流方向上且横向于电流方向可以与绝缘层120间隔开。在这种情况下，在漏区12和绝缘区域之间布置了漂移区14的区段或者布置了半导体区，该半导体区在其掺杂方面对应于漂移区14。
参考图1Α，横向晶体管组件还具有布置在半导体主体100的第一侧(正面)101上方的且通过电介质层30相对于有源晶体管区域110介质绝缘的门-和场电极20。门-和场电极20在其布置在基体区13上方时用作门极，且用于控制在该范围内源区11和漂移区14之间的基体区13中的导电通道。在其余的范围内，即例如门-和场电极20布置在漂移区14上方时的范围内，门-和场电极20用作场电极，并且在组件截止时用于影响有源晶体管区域110中电场的走向，由此实现了组件的增大的稳固性或耐压强度。在导通状态下，场电极导致沿电介质层30在漂移区14中产生蓄积通道，并且因此确保组件的小接通电阻。晶体管组件可以如传统的MOSFET或者IGBT —样工作，也就是说，通过在门-和场电极20上施加合适的电势导电地或截止地控制。
电介质层至少在基体区13上方具有第一厚度dl，即在那里门-和场电极20用作门极。电介质层30在该范围内起到门极电介质31的作用。例如，门极电介质31的厚度位于5nm和50nm之间。在漂移区14上方和漏区12上方的区段-在该区段中门-和场电极20作为场电极起作用-中，电介质层30具有第二厚度d2，第二厚度大于第一厚度dl。该第二厚度d2例如在40nm和500nm之间。
电介质层30具有第二厚度d2的范围在图1A中以标记32表示。下文中在该范围内的电介质层30称为场电极电介质。
此外，电介质层30具有过渡区域33，厚度在该过渡区域中从第一厚度dl增大至第二厚度d2。在图1A示出的实施例中，这种厚度增大是连续地，也就是说，不存在电介质层30厚度的阶梯式的升高。例如，过渡区域33中的斜度相对于半导体主体100的正面101在5。和60。之间，尤其在20°和40。之间。
参考图1A和示出通过门-和场电极20的水平截面的图1C，门-和场电极20逐段地覆盖有源晶体管区域110，并且至少在漏区12的范围内与绝缘区域120重叠。在示出的实例中，门-和场电极20在其重叠的源区11的电流方向上伸展直至越过绝缘区域120。门-和场电极20沿横向于电流方向同样伸展直至越过绝缘区域。因此，门-和场电极20覆盖整个漂移区14，包括漂移区14布置在漏区12和绝缘区域120之间的区段。在漏区12上方，门-和场电极20具有第一接触孔21。漏区12与布置在第一接触孔21中的漏极41电连接。漏极41形成晶体管组件的漏极端口 D或者连接在晶体管组件的漏极端口 D上。
源区11电连接在源极43上。源极43形成组件的源极端口 S或者连接在该源极端口 S上。源极43和漏极41通过绝缘层50相对于门-和场电极20电绝缘。参考图1A，基体区13也可以电连接在源极43上。为此，基体区13具有和基体区13同一个导通类型的连接区域16，该连接区域16的掺杂度比基体区13更高。源极43与源区11和连接区域16之间可以布置接触电极44，接触电极44与源区11和连接区域16电接触。该接触电极44例如由金属-半导体连接部组成，即在由硅组成半导体主体100中由硅化物组成。例如，该硅化物是硅化钴、硅化钛等。漏极41可以直接连接在漏区12上。可选地，在漏极41和漏区12之间同样布置了接触电极42，其例如同样由金属-半导体连接部组成，例如由硅化物组成。
参考图1A，门-和场电极20连接在门极-连接电极45上，在示出的实施例中，门极-连接电极通过接触电极46与门-和场电极20接触。
参考图1C，第一接触开口 21在半导体主体100的水平方向上与绝缘区域20间隔开，因此门-和场电极20至少在漏区12的范围内覆盖有源晶体管区域110和绝缘区域120之间的过渡区域。
根据图1C尤其能看到门-和场电极20的位置。漂移区14的、基体区13和由门-和场电极覆盖的源区11的范围的位置在图1C中以点示出。漏区12可以-根据制造工艺-小于、大于或等于第一接触孔21的水平截面。
图2A至2C借助于一个竖直的截面图示(图1A)和两个水平的截面图示(图1B和1C)示出之前根据图1A至IC示出的组件的变型。根据图2A至2C的剖面的位置对应于根据图1A至IC的剖面的位置。根据图2A至2C的组件与根据图1A至IC的组件的区别在于，在根据图2A至2C的组件中，门-和场电极20在各个方向上伸展直至越过绝缘区域，并且在源区11之上具有其中布置有源极43的第二接触开口 22。参考图2B在该实施例中，源极11和接触区域与绝缘区域120间隔开。
图3根据竖直的截面示出横向晶体管组件的另一个实施例。该组件与根据图1A的组件的区别在于，过渡区域33成阶梯状延伸。过渡区域具有至少一个阶梯或者，像图3中示出的那样具有多个阶梯。图4根据另一个实施例示出了横向晶体管组件的水平的剖面。示出的剖面对应于根据之前描述的附图的剖面B-B。在根据图4的组件中，在有源晶体管区域中关于漏区12对称地布置了分别两个源区11和两个基体区13，并且两个源区11和两个基体区13连接在共同的(未示出的)源极端口上。在图4中以虚线示出其位置的门-和场电极20具有在漏区上方的第一接触孔，并且在电流方向上从一个源区11延展至另一个源区11，并且横向于电流方向延展直至越过绝缘区域120。门-和场电极-除了必要时在第一接触孔21的范围内之外-完全覆盖了漂移区14。漏区12与绝缘区域120间隔开。根据图4的组件是根据图1A至IC的组件的变体，其通过把在图1A至IC中示出的组件结构镜像至漏区12 (以横向于电流方向延伸的镜面)上而得到。
图5示出组件的水平的截面，组件通过把在图2A至2C中示出的组件结构镜像至漏区12上而得到。该组件与图4中示出的组件的区别在于，有源晶体管区域110除了在第一接触开口的范围内和在两个第二接触开口的范围内之外在源区11上方完全被门-和场电极20覆盖，在图5中以虚线不出门-和场电极20的位置。
图6示出组件的水平的截面，组件通过把在图1A至IC中示出的组件结构镜像至基体区13的接触区16上而得到。因此，该组件具有两个漏区12和两个源区11，它们分别关于接触区16对称。此外，存在两个门-和场电极20。漏区12在此连接在共同的漏极端口(未示出)上，源区11连接在共同的源极端口(未示出)上，而门-和场电极20连接在共同的门极端口(未示出)上。
图7示出组件的水平的截面，组件通过把在图2A至2C中示出的组件结构镜像至基体区13的接触区16上而得到。因此，该组件具有两个漏区12和两个源区11，它们分别关于接触区16对称。漏区12在此连接在共同的漏极端口(未示出)上，源区11连接在共同的源极端口(未示出)上。该组件与图6中示出的组件的区别在于，有源晶体管区域110除了在第一接触开口的范围内和在两个第二接触开口的范围内之外在源区11和接触区16上方完全被门-和场电极20覆盖，在图7中以虚线示出了门-和场电极的位置。
图8根据在对应于剖面C-C的剖面中的水平截面示出横向晶体管组件的另一个实施例。该组件具有两个根据图1A至IC的晶体管结构，晶体管结构具有共同的门-和场电极20 (虚线示出)。漏区12在此连接在共同的漏极连接(未示出)上，而源区11连接在共同的源极端口(未示出)上。
当然也存在可能性，即在半导体主体中设置多个之前描述的晶体管结构，并且并联这些单个的结构，这如此实现，即单个晶体管结构的源区彼此连接，单个晶体管结构的漏区彼此连接，且门-和场电极彼此连接或设置用于所有晶体管结构的共同的门-和场电极。
下面根据图9A至91描述用于制造根据图1的横向晶体管组件的方法的实施例。这些附图分别示出通过半导体主体100和在制造方法的单个方法步骤期间施加在其上的结构的竖直的截面。
参考图9A，在该方法中首先提出:提供半导体主体100，其具有有源晶体管区域110，在有源晶体管区域中布置了基体区13和漂移区14，以及具有环状包围有源晶体管区域110的绝缘区域120。例如，可以通过在半导体主体100的第一表面101中刻蚀环状的沟道以及通过利用绝缘材料、例如像氧化物填充沟道来制造绝缘区域120。可以借助于传统的注入和/或扩散方法实现在有源晶体管区域110中制造基体区13和漂移区14。为了制造漂移区14而在有源晶体管区域110中引入第一导通类型的掺杂物原子，以及为了制造基体区13在有源晶体管区域110中引入第二导通类型的掺杂物原子。
在下一个在因此在图9C中示出的方法步骤中，在半导体主体100的第一表面101上制造电介质层30。参考图9B，该电介质层30的制造包括首先可以制造较厚的场电极板电介质32以及倾斜延伸的过渡区域33，以及接着-像在图9C中示出的那样-制造较薄的门极电介质31。随后根据图1OA至E还说明用于制造具有倾斜地延伸的过渡区域33的场电极板电介质32的方法。
取代具有过渡区域33-在其中厚度连续地从厚度dl增大至第二厚度d2-的电介质层30，还可以实现也具有阶梯状的过渡区域的电介质层30。像图2中示出的那样，这种阶梯状的过渡区域包括一个或多个阶梯。
例如，首先如此制造这种漂移区14，即其具有均匀的或近似均匀的掺杂浓度。可选地存在在电流方向上改变漂移区14的有效掺杂浓度的可能性，更确切地说特别由此使得漂移区14具有一个区段，在该区段中有效掺杂浓度在此后的漏区12的方向上连续地增大。例如参考图9B，这种变化的掺杂浓度可以如此得到，即在使用场电极板电介质32和连续增大的过渡区域33作为掩膜的情况下，导通类型与漂移区14的掺杂类型互补的掺杂物原子以一渗透深度注入场电极板电介质32的厚度d2的范围内。掺杂物原子在此通过电介质层注入漂移区14中，其中注入的掺杂物原子的量随着电介质层30的厚度的增大而减小。因此，与那种未被电介质层30覆盖的或者通过其厚度增大的过渡区域33覆盖的范围相比，到达漂移区的被场电极板电介质32覆盖的范围中的掺杂物原子由此更少。与漂移区14的掺杂类型互补的掺杂物原子表示了反掺杂，从而与其中较低剂量地注入补充的掺杂物原子的范围相比，更强烈地减小漂移区14在其中更大剂量地注入补充的掺杂物原子的范围中的有效掺杂浓度。在过渡区域33的范围内，注入的剂量在此后的漏区12的方向上由于过渡区域的厚度的增大而连续地减小，从而最终漂移区14在过渡区域下方的有效掺杂浓度连续地增大。在另一个实施例中，和漂移区的掺杂物原子导通类型一样的掺杂物原子以一个渗透深度注入场电极板电介质32的厚度d2的范围内。由此得到具有掺杂浓度在此后漏区的方向上减小的漂移区。
在制造漂移区之前或之后通过离子注入制造RESURF区，RESURF区沿着漂移区14在漂移区14下方延伸并以与漂移区14互补的方式被注入。
电介质层30首先完全覆盖了有源的范围110。根据电介质层30的制造类型，电介质层30还可以覆盖绝缘区域120，像图9C中示出的那样。例如当借助于分离工艺制造电介质层30时，则电介质层30覆盖绝缘区域120。电介质层30也可以作为热氧化物层实现，并且在这种情况下通过半导体主体100的第一表面的热氧化制造电介质层。在这种情况下，绝缘区域30的表面未氧化，因此在这种情况下绝缘区域30未覆盖绝缘区域120。然而，随后描述的门-和场电极20在这种情况下在漏区12的范围内伸展并越过有源的晶体管区域110直至越过绝缘区域120。
参考图9D在电介质层30上制造这种门-和场电极20，更确切地说这样使得其首先在电介质层30上方完全覆盖有源的晶体管区域110，并且其-与电介质层30是否布置在绝缘区域120无关地-与绝缘区域120重叠，S卩，也布置在绝缘区域120上方。门-和场电极20也可以由用于这种门-和场电极的传统的电极材料组成，例如像由高掺杂的多晶半导体材料组成，例如聚合硅。例如，借助于分离工艺制造门-和场电极20。
接着参考图9E制造在门-和场电极20中的第一接触孔21。该接触孔或该接触开口 21的制造例如在使用蚀刻掩膜(在图3E中未示出)的情况下借助于蚀刻工艺、尤其是各向异性蚀刻工艺进行。例如如此选择用于制造第一接触开口 22的蚀刻方法，即相对于电介质层30的材料选择性地刻蚀门-和场电极20的材料，从而首先电介质层30仍存在于第一接触开口 21的底部上。参考图1C，例如如此选择第一接触开口 21的尺寸，即接触开口在水平方向上分别与绝缘区域120间隔开，即与绝缘区域120不重叠。例如，可以如此制造门-和场电极20，即门-和场电极20首先完全覆盖基体区13且随后越过部分基体区13再次被移除。
在因此在图9F示出的下一个方法步骤中，制造源区11和漏区12。为此，在电介质层30暴露在基体区13上方的地方完全去除电介质层。例如，去除电介质层30包括各向异性蚀刻方法，如此选择该蚀刻方法，即相对于半导体主体100的半导体材料选择性地且相对于门-和场电极20的电极材料选择性地刻蚀电介质层30的材料。同时也刻蚀第一接触开口 21的底部上的电介质层30。因为电介质层30在基体区13上方具有较小的第一厚度dl且在第一接触开口 21的底部上具有较大的第二厚度d2，所以在蚀刻方法期间在电介质层30在基体区上方已经完全被除去的时刻在第一接触开口 21的底部上仍存在电介质层30的残留层。因此，存在这样的可能性，即蚀刻方法或者一直执行直到去除基体区13上方和第一接触开口 21的底部上的电介质层30，或者如此控制蚀刻方法，即去除基体区13上方的电介质层30，而在第一接触开口 21的底部上仍留下一部分电介质层30。该可选地留在第一接触开口 21的底部上的电介质层30部分在图9F中以虚线示出。
参考图9F，源区11的制造包括掩膜层202的制造，掩膜层逐段地覆盖暴露出的主体层13。在图9F示出的实施例中，被掩膜层202覆盖的基体区13的范围是在绝缘区域120的方向上的范围，或者是位于第一接触开口 21的与漂移区14背离的范围中的范围。
此外，源区11和漏区12的制造包括引入基体区13或漂移区14。在基体区13中将掺杂物原子引入通过掩膜202露出的范围中。只要在第二接触开口 22的底部上仍存在电介质层30的一部分，则掺杂物原子穿过电介质层30的该剩余部分被注入漂移区14中。随后通过热处理激活引入的掺杂物原子。
根据一个实施例，至少为了制造源区11执行两次注入，即也称为LDD注入的浅层注入，以及也称为HDD注入的、具有大剂量的深层注入。至少在HDD注入之前在门-和场电极20的侧壁上装上间距保持物(间隔物SpaCer)203，以便调节高掺杂的区域至随后的通道区的距离。在该方法中，已经在LDD注入之前制造第一间隔物，并且随后在HDD注入之前在第一间隔物之上制造第二间隔物。也可以在第一接触孔21中制造相应的间隔物。
参考图9G在基体区13中制造可选的接触区16。为此，制造掩膜204，该掩膜完全填满第一接触开口 21且仅释放基体区13的那些为了制造接触区16而应该注入掺杂物原子的范围。
注入的用于制造接触区16的掺杂物原子随后通过热处理激活，以便由此制造接触区16。在这种情况下要指出，为了制造源区11和漏区12以及为了制造接触区16而注入的掺杂物原子能够通过共同的热处理激活，从而例如在图9F示出的方法步骤中在执行图9G中示出的制造步骤之后才产生源区11和漏区12。
当制造IGBT时在制造接触区16时通过共同的注入制造漏区12，从而在制造源区时完全通过掩膜覆盖第一接触开口 21。
在制造源区11、漏区12和接触区16之后以及在去除掩膜204之后，参考图9H制造接触电极44。例如，该接触电极44是金属-半导体连接部，例如钴-硅化物。这种硅化物能以自调节的方式在露出源区11和接触区16的范围制造为所谓的Salizid(selfalignedsilicide)。
为此，金属通过例如溅射全面地涂覆在表面上。在该热步骤中，金属的位于硅化物上的一部分和金属结合形成硅化物。随后以湿化学的方式选择性地相对于反应的硅化物和其它暴露的预处理的层(通常是氧化硅)去除未反应的金属。
如果完全去除第一接触开口 21的底部上的电介质层30，则也在第一接触开口 21的底部上通过和制造这种接触电极44同样的过程来制作接触电极42。如果在第一接触开口 21的底部上存在电介质层30的残留层(在图9G中以虚线示出)，则不制造这种在第一接触开口 21中的接触电极42。
通过制造源区11的接触电极44 一样的过程也在门-和场电极20上制造接触电极46，更确切地说在门-和场电极20的所有露出的范围内。
接着参考图91制造源极41、漏极42和门极-连接电极45。为此，例如首先全面地去除绝缘层50并且随后在源-和基体区11，13或门-和场电极20的接触电极41，45上方和漏区12上方在绝缘层中刻蚀接触开口，接着将电极材料、例如金属引入接触开口中。
在制作这种漏极42之前且必要时仍在制造绝缘层50之前，去除可选地仍存在于第一接触开口 21的底部上的电介质层30的残留层。
为了根据图2A至2C制造组件，可以如此通过简单的方式对方法进行变型，即越过基体区13制造在门-和场电极20中的第二接触开口 22，而不是在那里使基体区13露出直至绝缘区域120。
下面根据图1OA至IOE描述用于这种电介质层30的方法，该电介质层30具有其中厚度连续增大的过渡区域33。要指出，该方法不局限于用于在横向晶体管组件中制造电介质层。
参考图10A，该方法提出，在半导体主体100上制造电介质层30以及在电介质层30上制造第一掩膜层301。例如，电介质层30’是氧化层，可以通过分离过程或者通过热氧化制造该氧化层。例如，第一掩膜层301是由利用RTCVD方法或TEOS制造出的氧化物。与热的或压缩的氧化物相比增大了蚀刻率。
接着参考图1OB制造第二掩膜层302，并且第一掩膜层301和电介质层30’例如通过各项同性蚀刻方法在这种通过第二掩膜层302露出的区域中被去除。由此，电介质层30、第一掩膜层301和第二掩膜层302形成层堆叠,其中电介质层30和第一掩膜层301在层堆叠的一个侧壁上露出。
接着执行各项同性蚀刻过程，该蚀刻过程刻蚀电介质层30和第一掩膜层301，然而不刻蚀第二掩膜层302。电介质层30、第一掩膜层301和蚀刻过程如此彼此协调，即以比电介质层30更高的蚀刻速度(蚀刻率)刻蚀第一掩膜层301。在刻蚀电介质层30的蚀刻率和刻蚀掩膜层301的蚀刻率之间的比例例如在1:3和1:5之间。不同的蚀刻率导致在蚀刻过程开始时在水平方向上比刻蚀电介质层30更快地刻蚀掩膜层301。由此通过掩膜层301使电介质层30的水平延伸的区段露出，在该区段中然后同样刻蚀电介质层30。这在图1OC和IOD中在蚀刻方法的两个不同的阶段期间示出。如果一直继续进行蚀刻方法，直至通过蚀刻过程在边缘-也就是说在当制造层堆叠之后露出的范围内-返向刻蚀电介质层30，向下直至在半导体主体100上，则产生电介质层30的倾斜延伸的边缘。在制造该倾斜延伸的边缘之后，去除第一掩膜层301和第二掩膜层302，这在图4E中示出。结果是，电介质层30具有其厚度连续增大的过渡区域，在之前描述的横向晶体管组件中该过渡区域可用作过渡区域33，并且其具有一个其中电介质层30的厚度未减小的区段，在之前描述的横向晶体管组件中该区段可以用作场电极板电解质32。门极电介质31可以通过额外的分离-或氧化过程制造。
权利要求
1.一种晶体管组件，所述晶体管组件具有: 半导体主体(100)； 布置在所述半导体主体(100)中的有源晶体管区域(110)； 环状包围所述半导体主体(100)中的所述有源晶体管区域的绝缘区域(120)； 在所述有源晶体管区域(110)中的源区(11)、漏区(12)、基体区(13)和漂移区(14)，其中所述源区(11)和所述漏区(12)在所述半导体主体(100)的横向方向上间隔开布置且所述基体区(13)布置在所述源区(11)和所述漂移区(14)之间，而所述漂移区(14)布置在所述基体区(13)和所述漏区之间； 门-和场电极(20)，其中所述门-和场电极(20)布置在所述有源晶体管区域(110)上方，与所述绝缘区域(120)至少在所述漏区(12)的范围内重叠，通过电介质层(30)相对于所述有源晶体管区域(100)绝缘，所述电介质层在所述基体区(13)的范围内具有第一厚度(dl)且在所述漂移区(14)的范围内逐段地具有第二厚度(d2)，所述第二厚度大于所述第一厚度(dl)且其中所述门-和场电极(20)具有位于所述漏区(12)上方的第一接触开口 ；以及 漏极(42),所述漏极(42)通过第二接触开口(24)与所述漏区(12)接触。
2.根据权利要求1所述的晶体管组件，其中所述门-和场电极(20)在所述第一接触开口(21)之外完全覆盖所述漂移区。
3.根据权利要求1或2所述的晶体管组件，其中所述漏区(12)相对于所述绝缘区域间隔开。
4.根据前述权利要求中的一项所述的晶体管组件，其中所述电介质层(30)具有过渡区域(33)，在所述过渡区域(33)中所述电介质层(30)的厚度连续地或者在至少一个阶梯部中从所述第一厚度(dl)增大至所述第二厚度(d2)。
5.根据前述权利要求中的一项所述的晶体管组件，其中所述第一厚度在5nm和40nm之间。
6.根据前述权利要求中的一项所述的晶体管组件，其中所述第二厚度在20nm和500nm之间。
7.根据前述权利要求中的一项所述的晶体管组件，其中所述有源晶体管区域(110)具有边缘，在所述边缘处所述有源晶体管区域(110)与所述绝缘区域邻接，其中所述门-和场电极(20)在所述漏区(12) 的范围内与所述边缘重叠。
8.根据前述权利要求中的一项所述的晶体管组件，其中所述门-和场电极(20)是连续的电极。
9.根据前述权利要求中的一项所述的晶体管组件，其中所述源区(11)和所述基体区(13)电连接在源极(43)上。
10.根据权利要求9所述的晶体管组件，其中接触电极(43)布置在所述源极(41)与所述源区(11)和所述基体区(13)之间和或其中接触电极(44)布置在所述漏极(42)和所述漏区(12)之间。
11.根据权利要求10所述的晶体管组件，其中所述接触电极(43)具有金属-半导体连接部。
12.根据前述权利要求中的一项所述的晶体管组件，其中所述漂移区(11)具有区段(15)，在所述区段(15)中所述漂移区(11)的有效的掺杂浓度在所述漂移区(11)的方向上连续地增大或减小。
13.根据前述权利要求中的一项所述的晶体管组件，其中所述绝缘区域(120)具有STI区域或LOCOS区域。
14.根据前述权利要求中的一项所述的晶体管组件，其中所述门-和场电极(20)具有所述源区(11)上方的第二接触开口并且在所述第一和所述第二接触开口之外完全覆盖所述有源晶体管区域。
15.根据前述权利要求中的一项所述的晶体管组件，所述晶体管组件具有第一源区(11)和第二源区(12)，所述第一源区和第二源区相对于所述漏区(12)对称地布置。
16.一种用于制造晶体管组件的方法，所述方法包括: 提供半导体主体 (100)，所述半导体主体具有有源晶体管区域(110)，在所述有源晶体管区域中布置了基体区(13)和漂移区(14)，以及具有环状包围所述半导体主体(100)中的所述有源晶体管区域的绝缘区域(120)； 制造电介质层(31)，所述电介质层在所述基体区(13)的范围内具有第一厚度(dl)且在所述漂移区(14)的范围内逐段地具有第二厚度(d2)，所述第二厚度大于所述第一厚度(dl)； 在所述电介质层(30)上如此制造门-和场电极(20)，即所述门-和场电极(20)与所述绝缘区域重叠； 在所述漂移区(14)上方制造在所述门-和场电极(20)中的第一接触开口(24)； 通过将掺杂物原子引入所述基体区(13)中来制造源区(11)，并且通过经过所述第一接触开口(21)将掺杂物原子引入所述漂移区(13)中来制造漏区(12)； 制造与所述源区(11)和所述基体区(13)接触的源极(41 )，并且制造在所述第二接触开口( 22 )中与所述漏区(12 )接触的漏极(42 )。
17.根据权利要求16所述的方法，其中在所述半导体主体(100)的横向方向上与所述绝缘区域(120)间隔开地制造所述门-和场电极(20)的所述第一接触开口(21)。
18.根据权利要求16或17所述的方法，所述方法还包括:制造和所述基体区(13)的导通类型相同的基体-连接区(16)，然而通过把掺杂物原子引入所述基体区(13)中在所述基体区(13)中进行更高度的掺杂。
19.根据权利要求18所述的方法，所述方法还包括:制造与所述源区(11)和所述基体-连接区(16 )接触的接触电极(16 )。
20.根据权利要求17至19中的一项所述的方法，其中 当引入所述掺杂物用于制造所述漏区(12)时，所述电介质层(30)在所述第二接触开口(25)的范围内至少部分地存在，以及其中在制造所述漏极(42)之前去除所述电介质层。
21.根据权利要求16至20中的一项所述的方法，其中制造所述电介质层(30)包括: 在所述有源晶体管区域上制造具有所述第二厚度(d2)的第一电介质层； 在所述第一电介质层上制造第一掩膜层； 在所述第一掩膜层上制造第二掩膜层； 在把所述第二掩膜层用作掩膜的情况下在所述基体区上方去除所述第一电介质层和所述第一掩膜层，从而产生具有所述第一电介质层、所述第一掩膜层和所述第二掩膜层的层堆叠，所述层堆叠具有露出所述第一电介质层和所述第一掩膜层的侧面； 在所述层堆叠的所述侧壁的区域中执行各向同性的蚀刻过程，通过所述蚀刻过程刻蚀所述第一电介质层和所述第一掩膜层，其中所述第一电介质层具有比所述第一掩膜层更小的刻蚀率，从而产生所述第一电介质层的倾斜地延伸的边缘； 去除所述第一和第二掩膜层； 在所述有源晶体管区域的露出的范围上制造具有第一厚度的第二电介质层。
22.根据权利要求21所述的方法，所述方法还包括:将所述掺杂物通过在所述倾斜延伸的边缘(33)的范围中所述电介质层(30)引入所述漂移区(14)。
23.一种晶体管组件，其具有: 半导体主体(100)； 布置在所述半导体主体(100)中的有源晶体管区域(110)； 环状包围所述半导体主体(100)中的有源晶体管区域的绝缘区域(120)； 在所述有源晶体管区域(110)中的源区(11)、漏区(12)、基体区(13)和漂移区(14)，其中所述源区(11)和所述漏区(12)在所述半导体主体(100)的横向方向上间隔开布置且所述基体区(13)布置在所述源区(11)和所述漂移区(14)之间而所述漂移区(14)布置在所述基体区(13)和所述漏区之间； 门-和场电极(20)，其中所述门-和场电极(20)布置在所述有源晶体管区域(110)上方，且通过电介质层(30)相对于所述有源晶体管区域(100)绝缘，所述电介质层在所述基体区(13)的范围内具有第一厚度(dl)且在所述漂移区(14)的范围内逐段地具有第二厚度(d2)，所述第二厚度大于所述第一厚度(dl)，并且其中所述电介质层(30)具有过渡区域(33)，在所述过渡区域中厚度从所述第一厚度(dl)增大至所述第二厚度(d2)，并且在所述过渡区域中所述电介质层(30)至少逐段地以小于90°的角度相对于所述半导体主体的侧面(101)倾斜。
24.根据权利要求23所述的晶体管组件，其中所述第一厚度(dl)在5nm和40nm之间，且所述第二厚度(d2)在20nm和500nm之间。
25.根据权利要求24所述的晶体管组件，其中所述电介质层(30)在所述过渡区域中相对于所述半导体主体的所述侧面(101)的倾斜角在5°和60°之间或者在20°和40°之间。
26.一种用于制 造具有倾斜延伸的边缘的电介质层的方法，所述方法包括: 制造第一电介质层； 在所述第一电介质层上制造第一掩膜层； 在所述第一掩膜层上制造所述第二掩膜层； 所述在把第二掩膜层用作掩膜的情况下逐段地去除所述第一电介质层和所述第一掩膜层，从而产生具有所述第一电介质层、所述第一掩膜层和所述第二掩膜层的层堆叠，所述层堆叠具有露出所述第一电介质层和所述第一掩膜层的侧面； 在所述侧面的区域中执行各向同性的蚀刻过程，通过所述蚀刻过程刻蚀所述第一电介质层和所述第一掩膜层，其中所述第一电介质层具有比所述第一掩膜层更小的刻蚀率，从而产生所述第一电介质层的倾斜延伸的边缘； 去除所述第一和第二掩膜层。
全文摘要
本发明涉及一种晶体管组件及其制造方法。晶体管组件的实施例包括半导体主体；布置在其中的有源晶体管区域；环状包围半导体主体中的有源晶体管区域的绝缘区域；在有源晶体管区域中的源区、漏区、基体区和漂移区，源区和漏区在半导体主体的横向方向上间隔开布置且基体区布置在源区和漂移区之间，而漂移区布置在基体区和漏区之间；门-和场电极，其布置在有源晶体管区域上方，与绝缘区域至少在漏区的范围内重叠，通过电介质层相对于有源晶体管区域绝缘，电介质层在基体区范围内具有第一厚度且在漂移区范围内逐段具有第二厚度，其大于第一厚度，且门-和场电极具有位于漏区上方的第一接触开口；和漏极，其通过第二接触开口与漏区接触。
文档编号H01L29/40GK103151377SQ20121051824
公开日2013年6月12日 申请日期2012年12月5日 优先权日2011年12月6日
发明者埃哈德·兰德格拉夫, 托马斯·伯特拉姆斯, 克劳斯·达尔, 亨宁·费克, 安德烈亚斯·普拉比尔 申请人:英飞凌科技股份有限公司