高长宽比电路图形及其制作方法
【专利摘要】本发明公开了一种制作高长宽比电路图形的方法，其步骤包含形成多条并行线以及与该些并行线相交的支撑线、在该些并行线与支撑线之间形成支撑性绝缘结构，用以在后续的刻蚀工艺中支撑该些并行线、以及在该刻蚀工艺后切断该些并行线与支撑线之间的连接。
【专利说明】高长宽比电路图形及其制作方法
【技术领域】
[0001]本发明大体上关于一种形成电路图形的方法，特别是关于一种使用支撑性电路线或是支撑性绝缘结构来形成高长宽比电路图形的方法。
【背景技术】
[0002]高长宽比(aspect ratio, AR)硅沟渠刻蚀技术是制作沟渠式电容动态随机存取存储器(DRAM)的关键技术之一。一般来说，电容器件的电容值会直接与电容的面积成正比。随着下一世代半导体技术中图形线宽的临界尺寸(critical dimension,⑶)变得越来越小，为了确保尺寸微缩时电容器件仍然保有足够的电容值，沟渠式电容的沟渠原本的长宽比势必要增加，使得其电容值得以维持在原先同样的水平。
[0003]目前业界已提出了许多种方法，诸如反应性离子刻蚀(reactive ionetching, RIE)等，来制作具有可观长宽比的硅沟渠。使用这类方法将可轻易地制作出深宽比超过30的沟渠结构，甚可达到40或50的水平。然而，在形成DRAM中位线或字线等线结构的应用中，过高的长宽比将使这些线结构极易弯曲或倒塌，这些问题特别容易发生在经过热氧化等后续工艺的线结构中。线结构的弯曲或倒塌现象会严重影响内存器件的电性表现。公知的刻蚀工艺，如前述的RIE工艺，仅能形成高长宽比的线结构，却无法避免工艺期间线结构的弯曲或倒塌问题。
[0004]故此，目前业界仍需要一种新颖的方法来形成高长宽比结构或极高长宽比结构(特别是对于空旷区图形或线图形而言)的方法。
【发明内容】
[0005]为了制作出具有高长宽比或是极高长宽比的电路图形，本发明提出了一种新颖的电路图形制作方法。本发明方法的技术特征在于电路图形的形成期间或其任何后续的工艺期间使用支撑性的电路线或绝缘结构来支撑目标电路线。在所述支撑结构的支撑下，电路线在当程或是后续工艺期间就不会因为长宽比过高而出现弯曲或倒塌等现象。
[0006]本发明的目的之一在于提出一种用于形成高长宽比电路图形的工艺，其步骤包含:在基材上形成电路图形，其包含多条并行线以及至少一与该些并行线相交的支撑线、在该些并行线与所述支撑线之间的空间形成支撑性绝缘结构、以及在形成所述支撑性绝缘结构后切断该些并行线与所述支撑线之间的连结。
[0007]本发明的另一目的在于提出一种用以形成高长宽比电路图形的工艺，其步骤包含以一第一刻蚀工艺在基材上形成一含有多条并行线的中等长宽比电路图形、在该些并行线之间形成支撑性绝缘结构、移除部分的该些支撑性绝缘结构以裸露出部分的基材以及余留在该些并行线之间的部分绝缘结构、在该些并行线与该些余留的绝缘结构上形成光刻胶、以及进行一第二刻蚀工艺刻蚀裸露出的基材直到达成电路图形的目标长宽比。
[0008]本发明的另一目的在于提出一种高长宽比电路图形，其具有多条高长宽比的并行线、多个形成在该些并行线之间的支撑性绝缘结构、以及至少一条与该些并行线相交的支撑线，其中所述支撑线与该些并行线之间的连结会以一切过该些并行线与该些绝缘结构的间隙结构来切断。
[0009]无疑地，本发明的这类目的与其它目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
【专利附图】
【附图说明】
[0010]图1~4绘示出根据本发明第一实施例一高长宽比电路图形的制作流程；
[0011]图5、6、7a、8及9a依次绘示出根据本发明第二实施例一高长宽比电路图形的制作流程；
[0012]图7b与图7c绘示出沿图7a中截线A-A’与截线B-B’所作的电路图形横断面视图；以及
[0013]图9b与图9c绘示出沿图9a中截线A-A’与截线B-B’所作的电路图形横断面视图。
[0014]其中，附图标记说明如下:
[0015]
【权利要求】
1.一种电路图形，其特征在于，包含: 多条并行线； 多个支撑性绝缘结构，形成在该些并行线之间的空间中；以及至少一支撑线，与该些并行线交会，所述支撑线与该些并行线之间的连结会被一个切过该些并行线与该些支撑性绝缘结构的间隙结构给切断。
2.根据权利要求1所述的电路图形，其特征在于，该些并行线为位线或字线。
3.一种形成电路图形的工艺，其特征在于，包含: 在一基材上形成多条并行线以及至少一条与该些并行线交会的支撑线； 在该些并行线与所述支撑线之间的空间中形成支撑性绝缘结构；以及 在形成所述支撑线绝缘结构后切断该些并行线与所述支撑线之间的连结。
4.根据权利要求3所述的形成电路图形的工艺，其特征在于，切断该些并行线与所述支撑线之间的连结的步骤包含移除所述支撑线。
5.根据权利要求3所述的形成电路图形的工艺，其特征在于，切断该些并行线与所述支撑线之间的连结的步骤包含形成一个切过该些并行线与该些绝缘结构的间隙结构。
6.根据权利要求3所述的形成电路图形的工艺，其特征在于，更包含在切断该些并行线与所述支撑线之间的连结后将该些并行线图形化为一柱状体阵列。
7.根据权利要求6所述的形成电路图形的工艺，其特征在于，更包含在将该些并行线图形化为一柱状体阵列的步骤后形成一垂直式存储单元结构的部件，所述部件包含堆叠式电容、埋入式字线、埋入式位线、环绕式栅极结构、或是垂直式晶体管。
8.一种形成电路图形的工艺，其特征在于，包含: 在一基材上形成多条并行线； 在该些并行线之间的空间中形成支撑性绝缘结构； 移除部分的该些支撑性绝缘结构使得部分的所述基材裸露出来，而有部分的该些支撑性绝缘结构则余留在该些并行线之间； 在该些并行线与所述余留的绝缘结构上形成光刻胶；以及 刻蚀所述裸露的基材直到达到该些并行线的目标高长宽比。
9.根据权利要求8所述的形成电路图形的工艺，其特征在于，更包含在达到所述目标高长宽比之后借由形成一个切过该些并行线的间隙结构来切断该些并行线之间的连结。
10.根据权利要求8所述的形成电路图形的工艺，其特征在于，更包含在达到所述目标高长宽比之后将该些并行线图形化为一柱状体阵列。
11.根据权利要求10所述的形成电路图形的工艺，其特征在于，更包含在将该些并行线图形化为一柱状体阵列后形成一垂直式存储单元结构的部件，所述部件包含堆叠式电容、埋入式字线、埋入式位线、环绕式栅极结构、或是垂直式晶体管。
【文档编号】H01L27/108GK103579240SQ201210574707
【公开日】2014年2月12日 申请日期:2012年12月26日 优先权日:2012年8月9日
【发明者】俞建安, 林义峰 申请人:南亚科技股份有限公司