专利名称：一种非挥发性记忆体的制作方法
技术领域：
本发明涉及一种非挥发性记忆体，一种非挥发性记忆体，属于集成电路的技术领域。
背景技术：
对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。
发明内容本发明的目 的是克服现有技术中存在的不足，提供一种非挥发性记忆体，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。按照本发明提供的技术方案，所述一种非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干用于存储的记忆体细胞，所述记忆体细胞包括PMOS晶体管和控制电容；所述PMOS晶体管和控制电容间通过半导体基板内的领域介质区域相互隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PM0S晶体管包括第一 N型区域及位于所述第一 N型区域内上部的P型源极区与P型漏极区，控制电容包括第二 P型区域及位于所述第二 P型区域内上部的第一 P型掺杂区域与第二 P型掺杂区域；第一 P型掺杂区域、第二 P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。所述半导体基板为P导电类型基板时，所述PMOS晶体管通过P型导电类型基板内的第二 N型区域及第二 N型区域上方的第一 N型区域与P型导电类型基板相隔离。所述控制电容访问晶体管通过P型导电类型基板内的第二 N型区域及第二 N型区域上方的第二 P型区域与P型导电类型基板相隔离。所述第一 P型掺杂区域包括第一 P型重掺杂区域及与侧面保护层相对应的第一 P型轻掺杂区域，第一 P型重掺杂区域从第一 P型轻掺杂区域的端部延伸后与领域介质区域相接触。[0009]所述第二 P型掺杂区域包括第二 P型重掺杂区域及于侧面保护层相对应的第二 P型轻掺杂区域，第二 P型重掺杂区域从第二 P型轻掺杂区域的端部延伸后与领域介质区域相接触。所述浮栅电极的包括导电多晶硅。所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。一种具有P+单一多晶架构的非挥发性记忆体，由以下步骤实现:a、提供半导体基板，所述半导体基板包括第一主面及第二主面；b、在半导体基板内生长得到领域介质区域；在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域、第二 N型区域、第二 P型区域。C、在上述半导体基板对应的第一主面上淀积栅介质层，所述栅介质层覆盖半导体基板的第一主面；d、在上述半导体基板的第一主面上淀积浮栅电极，所述浮栅电极覆盖于栅介质层上并贯穿第二 P型区域、第一 N型区域上方对应的栅介质层上；e、在上述栅介质层上淀积第四阻挡层，并选择性地掩蔽和刻蚀第四阻挡层，去除第一 N型区域、第二 P型区域上方对应覆盖浮栅电极的第四阻挡层；f、在上述第四阻挡层上方自对准注入P型杂质离子，在第二 P型区域内的上部得到第一 P型轻掺杂区域 及第二 P型轻掺杂区域，在第一 N型区域内的上部得到第三P型轻掺杂区域及第四P型轻掺杂区域；g、去除上述第四阻挡层，并在第一主面上淀积侧面保护材料，以在浮栅电极的两侧形成侧面保护层；h、在上述第一主面上淀积第五阻挡层，并选择性地掩蔽和刻蚀第五阻挡层，以去除第二 P型区域、第一 N型区域上方对应淀积覆盖的第五阻挡层；1、在上述第五阻挡层上方再次自对准注入P型杂质离子，在第二 P型区域内的上部得到第一 P型重掺杂区域及第二 P型重掺杂区域，在第一 N型区域内的上部得到第三P型重掺杂区域及第四P型重掺杂区域；j、去除第一主面上的第五阻挡层。当所述步骤a中，半导体基板为P导电类型基板时，所述步骤b包括bl、在P导电类型基板的第一主面上淀积第一阻挡层，并选择性地掩蔽和刻蚀所述第一阻挡层，在第一阻挡层上方自对准注入N型杂质离子，以在半导体基板内得到第二 N型区域；b2、在半导体基板内生长得到领域介质区域；b3、去除上述P导电类型基板对应第一主面上的第一阻挡层，并在第一主面上淀积第二阻挡层；b4、选择性地掩蔽和刻蚀第二阻挡层，并在第二阻挡层上方自对准注入N型杂质离子，以在半导体基板内形成第一 N型区域，第一 N型区位于第二 N型区域的上方；b5、去除上述P导电类型基板对应第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层；b6、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在第二 N型区域上方形成第二 P型区域。当所述步骤a中，半导体基板为N导电类型基板时，所述步骤b包括S1、在半导体基板内生长得到领域介质区域；s2、在第一主面上淀积第二阻挡层，并选择性地掩蔽和刻蚀第二阻挡层；S3、在上述第二阻挡层的上方自对准注入N型杂质离子，以在N导电类型基板内的上部得到所需的第一 N型区域；s4、去除第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层；s5、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在N导电类型基板内得到第二 P型区域。所述第四阻挡层与第五阻挡层均为二氧化 硅或氮化硅。所述领域介质区域为二氧化硅。所述步骤b2和Si中的领域介质层是CMOS工艺中的I/O晶体管的电极栅氧化层；所述CMOS工艺中的I/O晶体管的电极栅氧化层的厚度通常是7纳米。本发明的优点:半导体基板内设置至少一个记忆体细胞，记忆体细胞包括PMOS晶体管和控制电容，PMOS晶体管和控制电容通过领域介质区域相互隔离；半导体基板的栅介质层上设置浮栅电极，所述浮栅电极连接贯穿PMOS晶体管和控制电容；当浮栅电极与PMOS晶体管的P型源极区与P型漏极区域间电压差为相应值并且P型源极区与P型漏极区域间电压差为相应值时，能够向浮栅电极内写入数据；或将浮栅电极内的数据擦除，通过检测流过PMOS晶体管的电流能知道浮栅电极所处的编程写入状态或擦除状态，整个记忆体细胞的制备流程能与现有CMOS逻辑工艺相兼容，结构紧凑，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适应性；通过PMOS晶体管内上部的P型源极区及P型漏极区、控制电容内上部的第一 P型掺杂区及第二 P型掺杂区，能够使得写入数据保持的更久，提高非挥发性记忆体的使用安全可靠性。
图1为本发明实施例1的结构示意图。图2为本发明实施例2的结构示意图。图:T图13为本发明实施例1的具体实施工艺剖视图，其中:图3为本发明P导电类型基板的剖视图。图4为得到第二 N型区域后的剖视图。图5为得到领域介质区域后的剖视图。图6为得到第一 N型区域及第三N型区域后的剖视图。图7为得到第二 P型区域后的剖视图。图8为得到栅介质层后的剖视图。图9为得到浮栅电极后的剖视图。图10为自对准注入P杂质离子得到轻掺杂区域后的剖视图。图11为得到侧面保护层后的剖视图。图12为自对准注入P杂质离子得到重掺杂区域后的剖视图。图13为去除第五阻挡层后的剖视图。[0052]图14 图23为本发明实施例2的具体实施工艺剖视图，其中:图14为本发明N导电类型基板的剖视图。图15为得到领域介质区域后的剖视图。图16为得到第一 N型区域与第二 N型区域后的剖视图。图17为得到第二 P型区域后的剖视图。图18为得到栅介质层后的剖视图。图19为得到浮栅电极后的剖视图。图20为自对准注入P杂质离子得到轻掺杂区域后的剖视图。图21为得到侧面保护层后的剖视图。图22为自对准注入P杂质离子得到重掺杂区域后的剖视图。图23为去除第五阻挡层后的剖视图。附图标记说明:200-记忆体细胞、201-P导电类型基板、202-第一 N型区域、203-第二 N型区域、204-第三N型区域、205-第二 P型区域、206-第一 P型掺杂区、207-第
一P型重掺杂区域、208-第一 P型轻掺杂区域、209-第二 P型掺杂区、210-PM0S晶体管、211-第二 P型轻掺杂区域、212-第二 P型重掺杂区域、213-P型源极区、214-领域介质区域、215-栅介质层、216- 浮栅电极、217-侧面保护层、218-第三P型轻掺杂区域、219-第三P型重掺杂区域、220-控制电容、221-P型漏极区、222-第四P型轻掺杂区域、223-第四P型重掺杂区域、232-第一主面、233-第二主面、234-第一阻挡层、235-第二阻挡层、236-第三阻挡层、237-第四阻挡层、238-第五阻挡层及239-N导电类型基板。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。实施例1如图1和图13所示:为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容，同时能够使得非挥发性记忆体能够存储更长的时间，非挥发性记忆体包括P导电类型基板201，P导电类型基板201的材料为硅。P导电类型基板201内的上部设有至少一个记忆体细胞200，所述记忆体细胞200包括PMOS晶体管210和控制电容220，P导电类型基板201的表面上淀积覆盖有栅介质层215，所述栅介质层215覆盖对应形成记忆体细胞200的表面，PMOS晶体管210和控制电容220间通过P导电类型基板201内的领域介质区域214相互隔离。栅介质层215上淀积有浮栅电极216，所述浮栅电极216覆盖于栅介质层215上，并贯穿覆盖PMOS晶体管210和控制电容220对应的栅介质层215，从而将PMOS晶体管210和控制电容220相互连接配合。浮栅电极216的两侧覆盖有侧面保护层217，所述侧面保护层217覆盖浮栅电极216对应的外壁表面。所述PMOS晶体管210和控制电容220通过外侧的第三N型区域204及下方的第
二N型区域203与P导电类型基板201内的P导电类型区域隔离，P导电类型基板201内的P导电区域形成第一 P型区域。浮栅电极216的材料包括导电多晶硅，栅介质层215为二氧化硅，侧面保护层217为二氧化硅或氮化硅；领域介质区域214为二氧化硅。所述PMOS晶体管210包括第一 N型区域202，所述第一 N型区域202内的上部设有对称分布的P型源极区213及P型漏极区221，所述P型源极区213、P型漏极区221与对应的领域介质区域214及上方的栅介质层215相接触。P型源极区213包括第三P型轻掺杂区域218及第三P型重掺杂区域219，所述第三P型重掺杂区域219的掺杂浓度大于第三P型轻掺杂区域218的掺杂浓度。P型漏极区221包括第四P型轻掺杂区域222及第四P型重掺杂区域223，所述第四P型重掺杂区域223的掺杂浓度大于第四P型轻掺杂区域222的掺杂浓度。第三P型轻掺杂区域218与第四P型轻掺杂区域222为同一制造层，第三P型重掺杂区域219与第四P型重掺杂区域223为同一制造层。第三P型轻掺杂区域218与第三P型重掺杂区域219相接触，并通过第三P型重掺杂区域219与领域介质区域214相接触；同时，第四P型轻掺杂区域222的设置与第三P型轻掺杂区域218的分布设置相同。控制电容220包括第二 P型区域205，所述第二 P型区域205内的上部设有第一 P型掺杂区206及第二 P型掺杂区209 ;所述第一 P型掺杂区206与第二 P型掺杂区209对称分布于第二 P型区域205内。第一 P型掺杂区206、第二 P型掺杂区209与对应领域介质区域214及栅介质层215相接触。第一 P型掺杂区206包括第一 P型轻掺杂区域208及第一P型重掺杂区域207，第一 P型轻掺杂区域208通过第一 P型重掺杂区域207与领域介质区域214相接触，第一 P型轻掺杂区域208在第二 P型区域205内的延伸距离与侧面保护层217的厚度相一致。第二 P型掺杂区209包括第二 P型轻掺杂区域211及第二 P型重掺杂区域212，所述第二 P型轻掺杂区域211通过第二 P型重掺杂区域212与领域介质区域214相接触，第二 P型轻掺杂区域211与第一 P型轻掺杂区域208的分布设置相一致。浮栅电极216与栅介质层215及栅介质层215下方的第二 P型区域205间形成电容结构，即控制电容220。通过PMOS晶体管210能够对对记忆体细胞200进行写入数据，或者将记忆体细胞200内的数据擦除；通过PMOS晶体管210能够读取记忆体细胞200内的存储数据状态，通过控制电容220能够将电压值传到浮栅电极216上，实现浮栅电极216与PMOS晶体管210的沟道或PMOS晶体管210的第一 N型区域202间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。如图:T 图13所示:上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地:a、提供P导电类型基板201，所述P导电类型基板201包括第一主面232及第二主面233 ;如图3所示:所述P导电类型基板201与常规CMOS工艺制备要求相兼容一致，P导电类型基板201的材料可以选用常用的硅，第一主面232与第二主面233相对应；b、在P导电类型基板201的第一主面232上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在P导电类型基板201内形成所需的第一 N型区域202、第三N型区域204、第二 P型区域205，第三N型区域204位于第二 P型区域205的外侧；如图4 图7所示，具体地形成过程为:bl、在P导电类型基板201的第一主面232上淀积第一阻挡层234，并选择性地掩蔽和刻蚀所述第一阻挡层234，在第一阻挡层234上方自对准注入N型杂质离子，以在P导电类型基板201内得到第二 N型区域203 ;如图4所示，所述第一阻挡层234为二氧化硅或氮化硅；当第一主面232上淀积第一阻挡层234后，通过刻蚀中心区域的第一阻挡层234，当自对准注入N型杂质离子后，能在P导电类型基板201内得到第二 N型区域203 ;所述N型杂质离子为半导体工艺中常用的杂质离子，通过控制N型杂质离子注入的剂量及能量，能够形成所需的第二 N型区域203 ；b2、在上述P导电类型基板201内生长得到领域介质区域214，如图5所示:领域介质区域214为二氧化硅，可以通过常规的热氧化生长得到；b3、去除上述P导电类型基板201对应第一主面232上的第一阻挡层234，并在第一主面232上淀积第二阻挡层235 ；b4、选择性地掩蔽和刻蚀第二阻挡层235，并在第二阻挡层235上方自对准注入N型杂质离子，以在半导体基板201内形成第一 N型区域202及第三N型区域204，第一 N型区域202及第三N型区域204均位于第二 N型区域203的上方；如图5所示:选择性地掩蔽和刻蚀第二阻挡层235后，将需要形成第一 N型区域202及第三N型区域204上方对应的第二阻挡层235刻蚀掉，当注入N型杂质离子后，能形成第一 N型区域202及第三N型区域204，第三N型区域204与第一 N型区域202的外侧；b5、去除上述P导电类型基板201对应第一主面232上的第二阻挡层235，并在第一主面232上淀积第三阻挡层236 ；b6、选择性地掩蔽和刻蚀第三阻挡层236，并在第三阻挡层236上方自对准注入P型杂质离子，以在第二 N型区域203上方形成第二 P型区域205 ；如图7所示:刻蚀第三阻挡层236时，将第二 P型区域205上方对应的第三阻挡层236去除，当自对准注入P型杂质离子后，能形成第二 P型区域205 ；C、在上述P导电类型基板201对应的第一主面232上淀积栅介质层215，所述栅介质层215覆盖半导体基板201的第一主面232 ;如图8所示:所述栅介质层215为二氧化硅，栅介质层215覆盖于领域介质区域214及半导体基板201对应的表面；d、在上述P导电类型基板201的第一主面232上淀积浮栅电极216，所述浮栅电极216覆盖于栅介质层215上并贯穿第二 P型区域205和第一 N型区域202上方对应的栅介质层215上；如图9所示:图中第二 P型区域205和第一 N型区域202上方对应的浮栅电极216为同一制造层，且相互连接成一体；此处为了能够显示本发明的结构，采用间隔剖视方法得到本发明的剖视图；浮栅电极216在栅介质层215上呈T字形；e、在上述栅介质层215上淀积第四阻挡层237，并选择性地掩蔽和刻蚀第四阻挡层237，去除第一 N型区域202和第二 P型区域205上方对应覆盖浮栅电极216的第四阻挡层 237 ；f、在上述第四阻挡层237上方自对准注入P型杂质离子，在第二 P型区域205内的上部得到第一 P型轻掺杂区域208及第二 P型轻掺杂区域211，在第一 N型区域202内的上部得到第三P型轻掺杂区域218及第四P型轻掺杂区域222 ;如图10所示:第四阻挡层237为二氧化硅或氮化硅；当选择性地掩蔽和刻蚀第四阻挡层237后，使得除第二 P型区域205和第一 N型区域202外相应的区域均能阻挡P型杂质离子注入P型导电类型基板201内；采用常规的自对准注入P型杂质离子，能够同时得到所需的P型轻掺杂区域；g、去除上述第四阻挡层237，并在第一主面232上淀积侧面保护材料，以在浮栅电极216的两侧形成侧面保护层217 ;如图11所示:所述侧面保护层217的材料为氧化硅或二氧化硅，通过侧面保护层217能够在形成所需的重掺杂区域，同时能使得相应的轻掺杂区域与侧面保护层2 17相对应一致；[0087]h、在上述第一主面232上淀积第五阻挡层238，并选择性地掩蔽和刻蚀第五阻挡层238，以去除第二 P型区域205和第一 N型区域202上方对应淀积覆盖的第五阻挡层238 ；淀积并选择性地掩蔽和刻蚀第五阻挡层238，主要是避免在形成重掺杂区域时，避免离子注入P型导电类型基板201内其他区域内；第五阻挡层238为二氧化硅或氮化硅；1、在上述第五阻挡层238上方再次自对准注入P型杂质离子，在第二 P型区域205内的上部得到第一 P型重掺杂区域207及第二 P型重掺杂区域212，在第一 N型区域202内的上部得到第三P型重掺杂区域219及第四P型重掺杂区域223 ;如图12所示:所述自对准注入P型杂质离子的浓度大于步骤g的离子浓度，由于有第五阻挡层238及侧面保护层217的阻挡，能够使得在相应形成轻掺杂区域的位置形成重掺杂区域，且保留的轻掺杂区域能与侧面保护层217相一致，从而得到所需的单一多晶架构；j、去除第一主面232上的第五阻挡层238。如图13所示:去除第五阻挡层238，得到所需的非挥发性记忆体。实施例2如图2和图23所示:本实施例中半导体基板为N导电类型基板239，当采用N导电类型基板239后，在N导电类型基板239内不用形成第二 N型区域203和即第二 P型区域205直接与N型导电类型基板239相接触，同时，第一 N型区域202与第三N型区域204也直接与N导电类型基板239相接触。采用N导电类型基板239后的其余结构与实施例1的设置均相同。如图14 图23所示:上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地: a、提供N导电类型基板239，所述N导电类型基板239包括第一主面232及第二主面233 ;如图14所示，N导电类型基板239的材料可以为硅；b、在半导体基板的第一主面232上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域202、第三N型区域204、第二 P型区域205，第三N型区域204位于第二 P型区域205的外侧；步骤b的形成过程可以分为:S1、在上述半导体基板内生长得到领域介质区域214，如图15所示；s2、在第一主面232上淀积第二阻挡层235，并选择性地掩蔽和刻蚀第二阻挡层
235；S3、在上述第二阻挡层235的上方自对准注入N型杂质离子，以在N导电类型基板239内的上部得到所需的第一 N型区域202与第二 N型区域204，如图16所示；s4、去除第一主面232上的第二阻挡层235，并在第一主面232上淀积第三阻挡层
236；s5、选择性地掩蔽和刻蚀第三阻挡层236，并在第三阻挡层236上方自对准注入P型杂质离子，以在N导电类型基板239内得到第二 P型区域205，如图17所示；C、在上述半导体基板对应的第一主面232上淀积栅介质层215，所述栅介质层215覆盖半导体基板201的第一主面232，如图18所示；d、在上述半导体基板的第一主面232上淀积浮栅电极216，所述浮栅电极216覆盖于栅介质层215上并贯穿第二 P型区域205、第一 N型区域202上方对应的栅介质层215上,如图19所示；e、在上述栅介质层215上淀积第四阻挡层237，并选择性地掩蔽和刻蚀第四阻挡层237，去除第一 N型区域202，第二 P型区域205上方对应覆盖浮栅电极216的第四阻挡层 237 ；f、在上述第四阻挡层237上方自对准注入P型杂质离子，在第二 P型区域205内的上部得到第一 P型轻掺杂区域208及第二 P型轻掺杂区域211，在第一 N型区域202内的上部得到第三P型轻掺杂区域218及第四P型轻掺杂区域222，如图20所示；g、去除上述第四阻挡层237，并在第一主面232上淀积侧面保护材料，以在浮栅电极216的两侧形成侧面保护层217，如图21所示；h、在上述第一主面232上淀积第五阻挡层238，并选择性地掩蔽和刻蚀第五阻挡层238，以去除第二 P型区域205和第一 N型区域202上方对应淀积覆盖的第五阻挡层238 ；1、在上述第五阻挡层238上方再次自对准注入P型杂质离子，在第二 P型区域205内的上部得到第一 P型重掺杂区域207及第二 P型重掺杂区域212，在第一 N型区域202内的上部得到第三P型重掺杂区域219及第四P型重掺杂区域223，如图22所示；j、去除第一主面232上的第五阻挡层238，如图23所示。如图1和图13所示:对于单个记忆体细胞200来说，其可以实现单个二进制数据的写入、读取及 擦除。下面通过对单个记忆体细胞200写入、读取及擦除过程来说明本发明非挥发记忆体的工作机理。当需要写入输入据时，将P导电类型基板201内的P型区域电压始终置0电位，第一 N型区域202、第二 N型区域203及第三N型区域204均置位5v电位，第二 P型区域205也置位Ov电位，控制电容220的第一 P型掺杂区206及第二 P型掺杂区209均置位OV ;由于控制电容220的传递作用，能够将OV的电压值传递到浮栅电极216上，浮栅电极216上产生f 2V的电压值，PMOS晶体管210的P型漏极区221置位5v，PMOS晶体管210的P型源极区213置位0v。这样，PMOS晶体管210的P型源极区和PMOS晶体管210的第一 N型区域202有5v的反向偏置电压差值。通过足够髙反向偏置电压差值产生的电场而进行电离子碰撞从而产生自由的电子。PMOS晶体管210的沟道的两侧PMOS晶体管210的P型漏极区221和PMOS晶体管210的P型源极区213的电压差是5v.电离子碰撞碰撞而产生自由的电子在PMOS晶体管210的沟道的电场加速而形成热电子。这就是所为的PMOS的热电子注入的现像，热电子就会通过栅介质层215到达浮栅电极216内，实现数据的写入。由于浮栅电极216下方通过栅介质层215隔绝，侧面通过侧面保护层217进行隔绝，因此电子能在浮栅电极216内能长时间保留。当需要擦除记忆体细胞200内的数据时，将P导电类型基板201内的P型区域电压始终置0电位，第一 N型区域202、第二 N型区域203及第三N型区域204的电压均置位5V电压，第二 P型区域205的电压置位-5V，第一 P型掺杂区206、第二 P型掺杂区209的电压均置位-5V，在控制电容220作用下，能使得浮栅电极216产生-4疒-5V的电压，此时浮栅电极216与第一 N区域202间的栅介质层215上下电压值为_9'10V，就会达到场发射特性也称为FN (Fowler-Nordheim)隧道效应所需的电场，电子会通过栅介质层215进入第一 N型区域202的PMOS晶体管210的沟道中，从而实现将浮栅电极216内数据擦除。当需要读取记忆体细胞200内的数据时，将P导电类型基板201内的P型区域电压始终置0电位，第一 N型区域202、第二 N型区域203及第三N型区域204的电压均置位0.5V电压，第二 P型区域205置位-1V，第一 P型掺杂区206及第二 P型掺杂区209均置位-1V，PMOS晶体管源极区213置位0.5V及PMOS晶体管漏极区221置位0V，加载上述电压值后，当记忆体细胞200内在写入数据的状态下，浮栅电极216内有大量电子，当记忆体细胞200内数据被擦除的状态下，电子从浮栅电极216内流出，浮栅电极216是正离子的状态；当浮栅电极216内有电子时，通过PMOS晶体管源极区213的电流较大，当浮栅电极216是正离子的状态，通过PMOS晶体管源极区213的电流较小，从而根据相应电流的大小，能够知道记忆体细胞200是写入数据状态还是处于数据擦除状态。由于第一 P型掺杂区206、第二 P型掺杂区209、P型源极区213、P型漏极区221中对应P+区域中可以移动的负离子(电子)是少数，就不容易挥发流失。这样当把吸入的数据操持的更久，存储使用时更加安全可靠。如图2和图23所示:采用N导电类型基板239对应形成的单一多晶架构的非挥发性记忆体，需要进行的写入、擦除及读取时，需要相应的加载电压，以实现相应的写入、擦除及读取操作。具体地，相应的写入、擦除及读取的电压加载与采用P导电类型基板201对应形成的单一多晶架构的非挥发性记忆体操作时电压相一致，此处不再详细叙述。本发明半导体基板内设置至少一个记忆体细胞200，记忆体细胞200包括PMOS晶体管210、控制电容220 ;PM0S晶体管210和控制电容220通过领域介质区域214相互隔离；半导体基板201的栅介质层215上设置浮栅电极216，所述浮栅电极216连接贯穿PMOS晶体管210和控制电容220 ;当浮栅电极216与PMOS晶体管210内电压差为相应值时，能够向浮栅电极216内写入数 据或将浮栅电极216内的数据擦除，通过检测流过PMOS晶体管210的电流能知道浮栅电极216所处的编程写入状态或擦除状态，整个记忆体细胞200的制备流程能与现有CMOS逻辑工艺相兼容，结构紧凑，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适应性；通过PMOS晶体管210内上部的P型源极区213及P型漏极区221、控制电容220内上部的第一 P型掺杂区206及第二 P型掺杂区209，能够使得写入数据保持的更久，提高非挥发性记忆体的使用安全可靠性。
权利要求1.一种非挥发性记忆体，包括半导体基板；其特征是:所述半导体基板内的上部设有若干用于存储的记忆体细胞(200)，所述记忆体细胞(200)包括PMOS晶体管(210)和控制电容(220);所述PMOS晶体管(210)、控制电容(220)间通过半导体基板内的领域介质区域(214)相互隔离；半导体基板的表面上淀积有栅介质层(215)，所述栅介质层(215)上设有浮栅电极(216)，所述浮栅电极(216)覆盖并贯穿PMOS晶体管(210)和控制电容(220)上方对应的栅介质层(215)，浮栅电极(216)的两侧淀积有侧面保护层(217)，侧面保护层(217)覆盖浮栅电极(216)的侧壁；PM0S晶体管(210)包括第一 N型区域(202)及位于所述第一N型区域(202)内上部的P型源极区(213)与P型漏极区(221)，控制电容(220)包括第二P型区域(205)及位于所述第二 P型区域(205)内上部的第一 P型掺杂区域(206)与第二P型掺杂区域(209)与上方的浮栅电极(216)相对应，并分别与相应的栅介质层(215)及领域介质区域(214)相接触。
2.根据权利要求1所述的一种非挥发性记忆体，其特征是:所述半导体基板的材料包括硅，半导体基板为P导电类型基板(201)或N导电类型基板(239 )。
3.根据权利要求2所述的一种非挥发性记忆体，其特征是:所述半导体基板为P导电类型基板(201)时，所述 PMOS晶体管(210)和控制电容(220)通过P型导电类型基板(201)内的第二 N型区域(203)及第二 N型区域(203)上方的第三N型区域(204)与P型导电类型基板(201)相隔离。
4.根据权利要求1所述的一种非挥发性记忆体，其特征是:所述浮栅电极(216)的包括导电多晶硅。
5.根据权利要求1所述的一种非挥发性记忆体，其特征是:所述栅介质层(215)是工艺中I/O晶体管的电极栅氧化层。
6.根据权利要求1所述的一种非挥发性记忆体，其特征是:所述栅介质层(215)的厚度是7纳米。
7.根据权利要求1所述的一种非挥发性记忆体，其特征是:所述栅介质层(215)的材料包括二氧化硅；所述侧面保护层(217)为氮化硅或二氧化硅。
8.根据权利要求1所述一种非挥发性记忆体，其特征是:所述领域介质区域(214)为二氧化硅。
专利摘要本实用新型涉及一种非挥发性记忆体，其包括半导体基板及记忆体细胞，记忆体细胞包括PMOS晶体管、控制电容；半导体基板的表面上淀积有栅介质层，栅介质层上设有浮栅电极，浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层；PMOS晶体管包括第一N型区域及P型源极区与P型漏极区，控制电容包括第二P型区域及第一P型掺杂区域与第二P型掺杂区域。本实用新型结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。
文档编号H01L27/115GK203118948SQ20122073475
公开日2013年8月7日 申请日期2012年12月28日 优先权日2012年12月28日
发明者不公告发明人 申请人:无锡来燕微电子有限公司