专利名称：三维集成电路、处理器、半导体芯片及三维集成电路的制造方法
技术领域：
本发明涉及将多个半导体芯片层叠而构成的三维集成电路的电源电压稳定化技术。
背景技术：
·将层叠多个半导体芯片、用TSV (Through Silicon Via)及微凸块等将芯片间连接的结构称作“三维集成电路”。三维集成电路由于将多个半导体芯片堆叠，所以与将多个半导体芯片平置的集成电路相比，能够使电路的总布线长变短。电路的总布线长越短，越能够削减与动作频率成比例的耗电，所以三维集成电路在动作频率较高的处理器等中是特别有用的技术。在三维集成电路中，当一个半导体芯片的负荷变动时，在另一个半导体芯片中电源电压有可能下降。特别是，在消耗电流较大的高性能的处理器等中容易发生电源电压的下降。因此，在层叠三维集成电路的基板上设置电容器，通过用储存在电容器中的电容量补偿电压下降，使作用在负荷上的电压稳定化。将这样的电容器称作“去耦电容器”。但是，如果在基板上设置电容器，则从电容器到负荷的布线变长，由布线形成的电感的值变大。这样，流入到电容器中的电荷量减少，所以作为去耦电容器不怎么有效。在专利文献I中，公开了在负荷的附近设置去耦电容器的技术。专利文献I的半导体装置是将多个芯片层叠的层叠型的半导体装置，通过在芯片间夹着薄膜状的电容器，在各芯片的附近形成去耦电容器。现有技术专利文献专利文献I :特开2005 - 244068号公报专利文献2 :国际公开第2005/122257号非专利文献非专利文献I :Mark I. Montrose著，“印刷基板的EMC设计”,3章，Ohmsha公司发明概要发明要解决的课题但是，在专利文献I的半导体装置中，薄膜状的电容器是必须的，并且增加了在芯片间夹入薄膜状的电容器的工序。因此有成本增加的问题。进而，专利文献I的半导体装置由于在各芯片与薄膜之间触点增加，所以成品率下降，有成本进一步增加的问题。解决课题的手段本申请是鉴于上述问题而做出的，目的是提供一种不追加新的部件及工序而在半导体芯片的附近形成去耦电容器的三维集成电路、处理器、半导体芯片及三维集成电路的制造方法。
发明内容
为了达到上述目的，作为本发明的一技术方案的三维集成电路，是一种将第一半导体芯片及第二半导体芯片层叠而成的三维集成电路，其特征在于，上述第一半导体芯片及上述第二半导体芯片将负荷与多个布线层层叠而构成；上述第一半导体芯片及上述第二半导体芯片的至少一个包括用来将芯片间的接合面绝缘的绝缘层；上述第一半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由上述绝缘层与上述第二半导体芯片的最接近于上述接合面的布线层的接地用导电体区域的至少一部分对置。发明效果·由此，能够不对以往的三维集成电路的制造工序追加新的零件及工序而在三维集成电路的内部中形成去耦电容器。此外，通过形成在电路内部中的去耦电容器,能够使向负荷供给的电压稳定化。
图I是表示三维集成电路I的一部分截面的示意图。图2是表示布线层14的布线图案的图。图3是用来对布线层14的布线图案与半导体芯片10的贴合进行说明的图。图4是用来对布线层14的布线图案与半导体芯片10的贴合进行说明的图。图5是用来对作为变形例的半导体芯片IOa进行说明的图。图6是用来对作为变形例的三维集成电路2进行说明的图。图7是用来对作为变形例的三维集成电路3进行说明的图。图8是用来对作为变形例的三维集成电路4进行说明的图。图9是表示作为在表面层中使用High - k材料膜的变形例的三维集成电路5的一部分截面的示意图。图10是表示作为变形例的三维集成电路6的一部分截面的示意图。图11是用来对在流再生装置中使用的三维集成电路400的信号用导通孔进行说明的图。图12是表示将三维集成电路I向基板70连接的具体例的图。
具体实施例方式〈I.实施方式〉这里，作为有关本发明的一个实施方式，对三维集成电路I进行说明。<1 - I.概要 >首先，本发明者得到三维集成电路I的原委进行说明。已经说明了去耦电容器越是设置在负荷的附近越有效率。在专利文献2中公开了在负荷的附近形成去耦电容器的技术。专利文献2的半导体装置以装置的小型化为目的，具有使形成有第I导体层的第I半导体芯片与形成有第2导体层的第2半导体芯片经由粘接剂对置的结构。即，该半导体装置在内部中形成有以粘接剂为电介体、以第I导体层和第2导体层为电极的去耦电容器。在计算机或家电产品中，有使用两个半导体芯片制造性能不同的多种产品的情况。例如，在计算机的情况下，通过在低端产品中使用I个处理器芯片、在高端产品中使用两个处理器芯片，能够实现多核处理器。此外，在录像机的情况下，在低端产品中使用I个录像机芯片，能够实现两个节目同时录像，在高端产品中使用两个录像机芯片，能够实现4个节目同时录像。在这样的高端产品中，能够应对高速动作的三维层叠特别适合。本发明者着眼于为了制造这样的高端产品、通过将相同构造的两个芯片贴合制造能够削减制造成本。并且，本发明者反复进行了对使用两个相同构造的半导体芯片的三维集成电路的研究，想到了通过精心设计布线图案、在将两个半导体芯片贴合时能够在负荷的附近形成去耦电容器的三维集成电路I。·〈1 — 2.层叠构造>图I是示意地表示三维集成电路I的一部分截面的图。三维集成电路I将半导体芯片10层叠两个而构成。半导体芯片10由晶体管层11及多层布线层12构成。在晶体管层11中，排列有多个MOS晶体管101。多层布线层12由3层作为金属层的布线层及作为保护膜的绝缘层13构成，在与其他芯片的接合面最近的布线层14上直接层叠有绝缘层13。另外，图I所示的多层布线层12是一例，也可以是包括更多的布线层(例如7 12层左右)的结构。多层布线层12包括用来将晶体管间连接的布线102、用来对MOS晶体管101供给电源电压的电源用导电体区域103及用来将接地用导电体区域104、布线彼此电气地绝缘的层间绝缘膜105。此外，在多层布线层12中，形成有作为将布线层间及芯片间连接的垂直布线(通孔)的电源用导通孔106及接地用导通孔107。晶体管层11的膜厚是50μπι 100 μ m左右，多层布线层12的膜厚是300nm Iym左右，绝缘层13的膜厚是10 μ m左右，电源用导通孔106及接地用导通孔107的直径是几ym左右。因而，在图I的剖视图中将各层及导通孔夸张描绘。在三维集成电路I中，假设包含在各布线层及绝缘层中的层间绝缘膜105使用Si02膜。另外，在绝缘膜以外的布线层中，如果在布线间形成电容(耦合电容)，则发生布线延迟，所以绝缘膜以外的布线层的层间绝缘膜105也可以使用介电常数较低的低电介体膜(Low — k材料膜)。如图I所示，在三维集成电路I中，下侧的半导体芯片10的电源用导电体区域103及接地用导电体区域104分别经由2层的绝缘层13与上侧的半导体芯片10的接地用导电体区域104及电源用导电体区域103对置。这样，在三维集成电路I中，通过以电源用导电体区域103和接地用导电体区域104为电极、在它们之间夹着两芯片的绝缘层13的贴合构造形成电容。形成的电容作为对MOS晶体管101供给电源电压的去耦电容器发挥功能。另外，如后述那样，在多层布线层中包括用来在芯片间收发数据的发送用导通孔及接收用导通孔，但在图I的剖视图中没有记载发送用导通孔及接收用导通孔。
〈1 — 3.布线图案〉这里，使用图2对布线图案进行说明。所谓布线图案，是形成在半导体芯片10的布线层14中的电源用导电体区域及接地用导电体区域的配置及各种导通孔的配置。图2 (a)及图2 (b)是示意地表示布线层14的布线图案的俯视图。另外，图2 (b)的记载是使图2 Ca)的记载在纸面上旋转了 180度。布线层14如图I所示，是最接近于与其他芯片的接合面的布线层、即直接层叠有绝缘层13的布线层。在布线层14中，形成有电源用导电体区域103、接地用导电体区域104、用来在芯片间将电源连接的电源用导通孔106、用来在芯片间将地电位连接的接地用导通孔107、和用来在芯片间收发数据的发送用导通孔108及接收用导通孔109。此外，在布线层14中，形成有电源用导电体区域103、接地用导电体区域104，并且在没有形成各导通孔的部分中形成有层间绝缘膜105。这里，各导通孔具有都由相同材料形成的相同结构，但在本说明书中，·根据各个导通孔的用途，赋予“电源用导通孔”、“接地用导通孔”、“发送用导通孔”、“接收用导通孔”的不同的名称而进行区别。另外，形成在布线层14中的各导通孔如图I所示那样将绝缘层13贯通。如图2 (a)所示，在布线层14中，以与边AD及边BC平行的中心线为对称轴Y，相互线对称地形成有电源用导电体区域103和接地用导电体区域104。如果经由绝缘层13将两个半导体芯片10贴合、以使图2 Ca)中记载的布线层14的顶点A、B、C、D与图2 (b)中记载的布线层14的顶点B、A、D、C对置，则电源用导电体区域103与接地用导电体区域104经由绝缘层13相互对置。即，在电路内部中形成去耦电容器。此外，如图2 (a)所示，在布线层14中，以与边AD及边BC平行的中心线为对称轴Y，线对称地形成有多个电源用导通孔106。此外，在布线层14中，以中心线为对称轴Y，线对称地形成有多个接地用导通孔107。如果经由绝缘层13将两个半导体芯片10贴合、以使图2 Ca)中记载的布线层14的顶点A、B、C、D与图2 (b)中记载的布线层14的顶点B、A、D、C对置，则电源用导通孔106与电源用导通孔106连接，接地用导通孔107与接地用导通孔107连接。S卩，电源导通孔106与接地用导通孔107不会连接，所以能够防止电源短路。此外，如图2 (a)所示，在布线层14中，以与边AD及边BC平行的中心线为对称轴Y，相互线对称地形成有发送用导通孔108和接收用导通孔109。如果经由未图示的绝缘层13将两个半导体芯片10贴合、以使图2 Ca)中记载的布线层14的顶点A、B、C、D与图2 (b)中记载的布线层14的顶点B、A、D、C对置，则发送用导通孔108与接收用导通孔109连接。即，在上下的半导体芯片间相互能够进行数据的收发。<1 - 4.制造方法>这里，对三维集成电路I的制造方法进行说明。半导体芯片10通过对硅晶片反复进行清洗工序、成膜工序、光刻、杂质扩散工序，形成晶体管层11及多层布线层12。然后，通过金属镶嵌法形成电源用导通孔106、接地用导通孔107、发送用导通孔108及接收用导通孔109。最后，切块而制造半导体芯片10。
金属镶嵌法是形成微细的铜(Cu)布线的技术，至少包括(I)在层间绝缘膜上形成槽(导通孔)的工序，(2)在槽中形成Ta隔离膜的工序，(3)形成作为电解镀层的电极的Cu种子膜的工序，(5)通过电解镀层埋入Cu的工序，(6)作为用来将槽以外的Cu除去的研磨工序的 CMP (Chemical Mechanical Polishing)。三维集成电路I通过将如上述那样制造的两个半导体芯片10的绝缘层13彼此直接接合、或者中间夹着微凸块接合来制造。图3 Ca)及图3 (b)是将相同种类的半导体芯片10并列记载的图。另外，在图3(a)及图3 (b)中，将布线层14的布线图案简略化记载，并且将绝缘层13的记载省略。如上所述，在布线层14中，以与边AD及边BC平行的中心线为对称轴Y，相互线对称地形成有电源用导电体区域103和接地用导电体区域104。此外，在布线层14中，以中心线为对称轴Y，线对称地形成有多个电源用导通孔106。此外，在布线层14中，以中心线为对称轴Y，线对称地形成有多个接地用导通孔107。此外，在布线层14中，以中心线为对称轴Y，相互线对称地形成有发送用导通孔108和接收用导通孔109。·三维集成电路I通过使图3 (b)中记载的半导体芯片10以与对象轴Y平行的中心线X为旋转轴旋转并上下翻转、然后与图3 Ca)的半导体芯片10贴合来制造。图4与图3同样，是将相同种类的半导体芯片10排列记载的图。另外，图4 (b)中记载的半导体芯片10是使图4 (a)中记载的半导体芯片10在纸面上旋转了 180度。在此情况下，三维集成电路I通过使图4 (b)中记载的半导体芯片10以与对象轴Y正交的中心线X为旋转轴旋转并上下翻转、然后与图4 Ca)的半导体芯片10贴合来制造。这样，通过将上述具有对称性的布线图案形成在布线层14上，通过使相同种类的两个半导体芯片10中的一个半导体芯片10的上下翻转并与另一个半导体芯片10贴合，能够在三维集成电路I的内部中形成由电源用导电体区域103、接地用导电体区域104和绝缘层13构成的去耦电容器。将制造出的三维集成电路I例如经由插入器配置到基板上。三维集成电路I的电源用导电体区域103及接地用导电体区域104分别与基板上的电源电路(调节器)及接地电极连接。〈1 — 5.效果 >如以上说明，三维集成电路I能够不追加新的部件及工序而在电路内部中形成去率禹电容器。进而，三维集成电路I由于具有将两个相同种类的半导体芯片10贴合的结构，所以不需要用该制造工序制造多个种类的半导体芯片，只要仅制造一个种类的半导体芯片就可以。因此，能够抑制在设计中花费的成本。此外，一般而言，半导体芯片的面积越大，在制造时带有颗粒(灰尘)的概率越高，所以成品率下降，制造成本增加。所以，通过不是如三维集成电路I那样将全部元件集成到一个半导体芯片上、而分开集成到两个半导体芯片上，成品率变高，能够抑制制造成本。此外，如果在三维集成电路I的内部中形成去耦电容器，则在高频成分的噪声除去方面也有效。这是因为，在将去耦电容器设置在电路外部的情况下，从电源用导电体区域103及接地用导电体区域104到去耦电容器需要布线，发生由布线带来的电感成分。电感成分的信号频率越高则为越大的阻力。因此，在处理器等的高速的电路中，通过电路外部的去耦电容器不能充分地发挥噪声除去的功能。相对于此，三维集成电路I由于电源用导电体区域103及接地用导电体区域104自身形成去耦电容器，所以不需要布线。因此，即使在高速的电路中，也能够充分地发挥去耦电容器的噪声除去的效果。<2.其他变形例>以上，说明了有关本发明的三维集成电路的实施方式，但也可以将例示的三维集成电路I如以下这样变形，本发明当然并不限于上述实施方式所示的三维集成电路I。(I)在上述实施方式中，如图2 图4所示，以与布线层14的边平行的中心线为对象轴Y，形成了布线图案。但是，布线层14的布线图案只要形成为、使得当将两个半导体芯片10贴合时至少一个半导体芯片10的电源用导电体区域103及接地用导电体区域104与另一个半导体芯片10的接地用导电体区域104及电源用导电体区域103对置就可以。例如，如图5所示，在布线层14的形状是正方形的半导体芯片IOa的情况下，也可·以将正方形的对角线bd作为对象轴Y。图5 (a)及图5 (b)是将相同种类的半导体芯片IOa并列记载的图。另外，在图5 (a)及图5 (b)中，省略了绝缘层13的记载。在布线层14中，以对角线bd为对称轴Y，相互线对称地形成有电源用导电体区域103和接地用导电体区域104。此外，在布线层14中，以对角线bd为对称轴Y，线对称地形成有多个电源用导通孔106。此外，在布线层14中，以对角线bd为对称轴Y，线对称地形成有多个接地用导通孔107。此外，在布线层14中，以对角线bd为对称轴Y，相互线对称地形成有发送用导通孔108和接收用导通孔109。三维集成电路I通过使图5 (b)中记载的半导体芯片IOa以与对象轴Y平行的中心线X为旋转轴旋转并上下翻转、然后与图5 (a)的半导体芯片IOa贴合来制造。由此，电源用导电体区域103与接地用导电体区域104经由绝缘层13相互对置，所以能够在三元集成电路I的电路内部中形成去耦电容器。(2)在上述实施方式中，三维集成电路I具有将两个半导体芯片10无偏置地贴合的结构。即，三维集成电路I将一个半导体芯片10的绝缘层13的整面与另一个半导体芯片10的绝缘层13的整面贴合而构成。但是，有关本发明的三维集成电路并不必须将绝缘层13的整面贴合。只要是在电路内部中形成去耦电容器的结构，也可以是仅将绝缘层13的全面积的25%或50%贴合的结构。这里，使用图6及图7对作为另一实施方式的三维集成电路进行说明。如图6 Ca)所示，在三维集成电路2中，将两个半导体芯片IOb错开贴合，以使绝缘层13的全面积的50%左右重叠。图6 (b)是将三维集成电路2从箭头方向观察的图。此外，图6 (c)是示意地表示上下的半导体芯片IOb各自的布线层14b的图。如图6 (c)所示，如果设两个半导体芯片IOb的接合面为S，则在各半导体芯片IOb的布线层14b中，以S的中心线为对象轴Y，相互线对称地形成有电源用导电体区域103和接地用导电体区域104。由此，当如图6 (a)那样将两个半导体芯片IOb贴合时，一个半导体芯片IOb的电源用导电体区域103及接地用导电体区域104与另一个半导体芯片IOb的接地用导电体区域104及电源用导电体区域103对置。此外，如图7 Ca)所示，三维集成电路3使两个半导体芯片IOc的一个旋转90度而贴合，以使绝缘层13的全面积的50%左右重叠。将二维集成电路3从箭头方向观察的图是图7 (b)。此外，图7 (C)是不意地表不上下的半导体芯片IOc各自的布线层14c的图。如图7 (c)所示，如果设两个半导体芯片IOc的接合面为S，则在各半导体芯片IOc的布线层14c上，以S的对角线为对称轴Y，相互线对称地形成有电源用导电体区域103和接地用导电体区域104。由此，当如图7 (a)那样将两个半导体芯片IOc贴合时，一个半导体芯片IOc的电源用导电体区域103及接地用导电体区域104与另一个半导体芯片IOc的接地用导电体区域104及电源用导电体区域103对置。这样，通过带有偏置而将两个半导体芯片层叠，容易在半导体芯片上连接布线、将三维集成电路引线接合到基板上。此外，能够期待对于由三维集成电路产生的热的散热效果O(3)在上述实施方式中，形成布线图案，以使得如果将两个半导体芯片10贴合，则·包含在布线层14中的全部的电源用导电体区域103及全部的接地用导电体区域104对置。但是，该结构不是必须的。只要将布线图案形成为、使得如果将两个半导体芯片10贴合则形成在布线层14中的全部导电体区域中的至少一部分导电体区域对置就可以。例如，在图8中记载的半导体芯片IOd的布线层14d中，如图示那样形成有电源用导电体区域103和接地用导电体区域104。另外，图8 (b)的记载是使图8 (a)的记载在纸面上旋转了 90度。如图8 (c)所示，也可以使图8 (b)中记载的半导体芯片IOd的上下翻转、与图8 (a)中记载的半导体芯片IOd贴合来构成三维集成电路4。在三维集成电路4中，形成在布线层14d中的全部导电体区域中的50%的导电体区域与另一个芯片的导电体区域对置。这样，通过在布线层14d中形成电源用导电体区域103及接地用导电体区域104的两者，能够期待在将两个半导体芯片IOd贴合时某种程度的面积的电源用导电体区域103及接地用导电体区域104对置。(4)在上述实施方式中，作为是两个半导体芯片10的接合面的绝缘层14而使用Si02膜。但是，本发明的三维集成电路的结构并不限定于此。这里，对作为三维集成电路I的变形例的三维集成电路5进行说明。图9是示意地表示三维集成电路5的一部分截面的图。三维集成电路5由两个半导体芯片10构成。在图9中，对于与图I所示的三维集成电路I相同的部件赋予了相同的标号。这里，对与三维集成电路I不同的部分进行说明。半导体芯片10的多层布线层12由3层布线层及绝缘层13a构成。在本变形例中，在包含在各布线层中的层间绝缘膜中，与上述实施方式同样使用Si02膜，但在绝缘层13a中使用介电常数较高的高电介体膜(High — k材料膜)。这样，三维集成电路5通过电源用导电体区域103与接地用导电体区域104夹着High - k材料膜13a对置，能够在电路内部中形成电容较大的去耦电容器。另外，在层间绝缘膜105中也可以使用Low — k材料膜。如果如上述那样在层间绝缘膜105中使用Low —k材料膜，则具有抑制在布线间形成耦合电容而降低布线延迟的效果。(5)在上述实施方式中，三维集成电路I由相同种类的两个半导体芯片10构成。但是，构成三维集成电路的两个半导体芯片只要至少作为最接近于接合面的布线层的布线层14是相同构造就足够，其他布线层及/或晶体管层也可以并不一定是相同构造。例如，三维集成电路I也可以由多层布线层12的结构相同、晶体管层11的结构不同的两个半导体芯片构成。此外，例如也可以如图10所示的三维集成电路6那样，是一个半导体芯片10具有与实施方式同样的结构、另一个半导体芯片20在接合面上没有层叠绝缘层13的结构。在此情况下，三维集成电路6也由于形成在半导体芯片10的布线层14上的电源用导电体区域103及接地用导电体区域104经由半导体芯片10的绝缘层13与形成在半导体芯片20的布线层14上的接地用导电体区域104及电源用导电体区域103对应，所以在电路内部中形成去耦电容器。(6)在上述实施方式中，形成布线层14的布线图案，以使得在将两个半导体芯片10贴合时发送用导通孔108与接收用导通孔109连接。但是，如果能够用控制电路控制数据的输入输出方向，则数据用导通孔(发送用导·通孔及接收用导通孔)根据用途，既可以作为发送用导通孔，也可以作为接收用导通孔。在此情况下，不需要考虑数据用导通孔的布局。将这样根据用途既可以作为发送用导通孔也可以作为接收用导通孔的数据用导通孔在这里记作“可编程导通孔”。图11是表示可编程导通孔、控制电路、和内部电路的连接的具体例的图。图11中记载的三维集成电路400将两个相同种类的半导体芯片10贴合而构成。半导体芯片10作为一例，是在从接收到的流数据生成图像并向外部输出的流再生装置中使用的半导体芯片。半导体芯片10由多个可编程导通孔111、作为控制电路的三态缓冲器401 (三状态缓冲器)、纵横开关电路402及三态缓冲器控制电路403、和作为主电路的流控制电路404、图像扩展处理电路405及图像输出处理电路406构成。如图11所示，通过对各可编程导通孔111连接发送用及接收用的两个三态缓冲器401，能够在上侧的芯片与下侧的芯片之间进行双向通信。流控制电路404是进行流数据的包解析的电路。图像扩展处理电路405是用来将按照MPEG — 2或H. 264等的图像压缩规格压缩编码的影像流解码的电路。图像输出处理电路406是用来将解码后的图像向未图示的面板控制电路输出的电路。例如，考虑将由图11的上侧的半导体芯片10的图像扩展处理电路解码的图像经由下侧的半导体芯片10向未图示的外部面板显示的情况。在此情况下，需要从上侧的图像扩展处理电路405向下侧的图像输出处理电路406发送数据。所以，在上侧的半导体芯片10中，三态缓冲器控制电路403进行控制，以使得仅发送侧的三态缓冲器401启动，在下侧的半导体芯片10中，三态缓冲器控制电路403进行控制，以使得仅接收侧的三态缓冲器401启动。进而，上侧的半导体芯片10的纵横开关电路402切换网络开关，以使可编程导通孔111与图像扩展处理电路405连接，下侧的半导体芯片10的纵横开关电路402切换网络开关，以使可编程导通孔111与图像输出处理电路406连接。通过这样控制，上侧的半导体芯片10的可编程导通孔111作为发送用导通孔发挥功能，下侧的半导体芯片10的可编程导通孔111作为接收用导通孔发挥功能。在从下侧的半导体芯片10向上侧的半导体芯片10发送数据的情况下，通过进行该相反的控制，上侧的半导体芯片10的可编程导通孔111作为接收用导通孔发挥功能，下侧的半导体芯片10的可编程导通孔111作为发送用导通孔发挥功能。这样，通过将数据用导通孔用可编程导通孔构成，能够在芯片间灵活地交换信号。(7)关于将三维集成电路I 6及400向基板连接的方法并没有特别限定。例如，如图12 (a)所示，也可以在基板70上层叠插入器80、经由插入器80将三维集成电路I连接到基板70上。在插入器80上，形成电源用、接地用、数据用的导通孔，三维集成电路I的各芯片经由电源用导通孔、接地用导通孔、数据用导通孔与基板70的调节器、接地电极、数据端子连接。此外，如图12 (b)所示，也可以在上侧的半导体芯片上载置插入器80、将基板70和插入器80通过引线接合连接。三维集成电路I的各芯片经由电源用导通孔、接地用导通孔、数据用导通孔与基板70的调节器、接地电极、数据端子连接。·
此外，如图12 (C)所示，也可以将尺寸不同的两个半导体芯片层叠、通过两级引线接合将各个芯片与基板70连接。(8)在上述实施方式中，通过在最接近于与其他芯片的接合面的布线层14上形成的电源用导电体区域103及接地用导电体区域104形成去耦电容器。但是，本发明并不限定于此。也可以不是最接近于与其他芯片的接合面的布线层14，而通过配置在下层的布线层中的电源用导电体区域和接地用导电体区域夹着布线层14和绝缘层13对置来形成去耦电容器。(9)在上述实施方式中，三维集成电路I是将两个半导体芯片10层叠而构成的。但是，有关本发明的三维集成电路及三维集成电路的制造方法并不限定于将两个半导体芯片层叠的情况，也包括将两个以上的半导体芯片层叠的情况。(10)在上述实施方式中说明的三维集成电路I具体而言也可以是处理器。三维集成电路I虽然芯片的总面积较大，但布线长较短，所以对于高性能处理器是有用的。此外，三维集成电路I由于使用多个相同的半导体芯片10，所以作为多核处理器也是有用的。(11)既可以将上述实施方式及上述变形例适当组合，也可以部分地组合。〈补充〉以下，再对作为本发明的一形态的三维集成电路的结构及其变形例和效果进行说明。一种三维集成电路，将第一半导体芯片及第二半导体芯片层叠而成，其特征在于，上述第一半导体芯片及上述第二半导体芯片将负荷与多个布线层层叠而构成；上述第一半导体芯片及上述第二半导体芯片的至少一个包括用来将芯片间的接合面绝缘的绝缘层；上述第一半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由上述绝缘层与上述第二半导体芯片的最接近于上述接合面的布线层的接地用导电体区域的至少一部分对置。根据该结构，不需要追加新的零件，能够用第一半导体芯片及第二半导体芯片的接合面形成去耦电容器。此外，在第一及第二半导体芯片的最接近于接合面的布线层中，都形成有电源用导电体区域及接地用导电体区域的两者，所以通过将第一及第二半导体芯片的绝缘层彼此贴合，电源用导电体区域与接地用导电体区域对置的概率变高。此外，在制造第一及第二半导体芯片的工序中，对于上述布线层能够通过相同的工序制造。在上述三维集成电路中，其特征在于，上述第一半导体芯片和上述第二半导体芯片是相同种类的半导体芯片，都包括上述绝缘层。根据该结构，在制造三维集成电路时仅制造I种半导体芯片就可以，所以能够抑制在设计中花费的成本。在上述三维集成电路中，其特征在于，在上述第一半导体芯片及上述第二半导体芯片的最接近于上述接合面的布线层中，以上述接合面的中心线为对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。
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根据该结构，在使第一半导体芯片与第二半导体芯片有偏置而层叠的情况下，也能够用两个半导体芯片的接合面形成去耦电容器。在上述三维集成电路中，其特征在于，上述三维集成电路是将上述第一半导体芯片的上述绝缘层的整面与上述第二半导体芯片的上述绝缘层的整面接合而构成的大致长方体形状；在上述第一半导体芯片及上述第二半导体芯片的最接近于上述接合面的布线层中，以上述布线层的中心线为上述对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。根据该结构，通过将第一半导体芯片与第二半导体芯片无偏置地贴合，全部的电源用导电体区域与全部的接地用导电体区域对置，所以在电路内部中能够形成更大的去耦电容器。在上述三维集成电路中，其特征在于，上述第一半导体芯片及上述第二半导体芯片包括将上述绝缘层贯通而用来相互将电源用导电体区域及接地用导电体区域导通的多个电源用导通孔及多个接地用导通孔；上述多个电源用导通孔以上述中心线为对称轴线对称地配置；上述多个接地用导通孔以上述中心线为对称轴线对称地配置。根据该结构，由于在上下的半导体芯片间将电源用导通孔彼此连接，并且能够将接地用导通孔彼此连接，所以通过电源与地电位连接而短路的可能性降低。在上述三维集成电路中，其特征在于，上述第一半导体芯片及上述第二半导体芯片包括将上述绝缘层贯通而用来相互收发数据的发送用导通孔及接收用导通孔；上述发送用导通孔及上述接收用导通孔以上述中心线为对称轴相互线对称地配置。根据该结构，由于在上下的半导体芯片间发送用导通孔与接收用导通孔连接，所以能够在上下的半导体芯片间进行数据的收发。在上述三维集成电路中，其特征在于，在上述第一半导体芯片及上述第二半导体芯片的最接近于上述接合面的布线层中，以上述接合面的对角线为对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。根据该结构，在通过使一个半导体芯片相对于另一个半导体芯片的水平方向旋转90度而使两个半导体芯片有偏置地将两个半导体芯片层叠的情况下，也能够用两个半导体芯片的接合面形成去耦电容器。在上述三维集成电路中，其特征在于，包含在上述第一半导体芯片中的上述负荷和包含在上述第二半导体芯片中的上述负荷是为了实现规定功能而包括多个晶体管的相同构造的晶体管层。根据该结构，通过制造搭载有I个半导体芯片的设备、和搭载有上述三维集成电路的设备，能够制造具有相同功能的低端产品和高端产品。在上述三维集成电路中，其特征在于，上述第一半导体芯片及上述第二半导体芯片的上述绝缘层是高电介体膜(High — k材料膜)。根据该结构，通过使用介电常数较高的电介体膜，能够形成电容更大的去耦电容器。一种处理器，具备将第一半导体芯片及第二半导体芯片层叠而成的三维集成电路，其特征在于，在上述三维集成电路中，上述第一半导体芯片及上述第二半导体芯片将负荷与多个布线层层叠而构成；上述第一半导体芯片及上述第二半导体芯片的至少一个包括·用来将芯片间的接合面绝缘的绝缘层；上述第一半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由上述绝缘层与上述第二半导体芯片的最接近于上述接合面的布线层的接地用导电体区域的至少一部分对置。根据该结构，由于能够用第一半导体芯片及第二半导体芯片的接合面形成去耦电容器，所以能够对以高速动作的处理器稳定地供给电源电压。一种半导体芯片，构成三维集成电路，其特征在于，将负荷、多个布线层和绝缘层层叠而构成；在最接近于上述绝缘层的布线层中，以上述布线层的中心线为对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。根据该结构，通过将上述半导体芯片的绝缘层彼此贴合来制造三维集成电路，能够在电路内部中形成由电源用导电体区域、绝缘层和接地用导电体区域构成的去耦电容器。一种三维集成电路的制造方法，其特征在于，包括第一步骤，将负荷与多个布线层层叠，制造全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同的第一半导体芯片及第二半导体芯片；第二步骤，将上述第一半导体芯片与上述第二半导体芯片贴合，以使上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分与上述第二半导体芯片的最接近于上述接合面的布线层的接地用导电体区域的至少一部分对置；在上述第一步骤中，还在上述第一半导体芯片或上述第二半导体芯片的至少一个上，层叠用来将上述接合面绝缘的绝缘层。根据该方法，不对通常的三维集成电路的制造工序追加新的工序，而仅通过将第一半导体芯片与第二半导体芯片的绝缘层彼此贴合，就能够在电路内部中形成由电源用导电体区域、表面层、和接地用导电体区域构成的去耦电容器。其特征在于，在上述第一步骤中，制造都包括上述绝缘层的相同种类的上述第一半导体芯片和第二半导体芯片。根据该方法，由于在第一步骤中仅制造一种半导体芯片就可以，所以能够抑制设计的成本。工业实用性本发明在进行处理器等高速动作的半导体装置的制造及销售的产业中，能够作为半导体装置的电源电压稳定化技术使用。标号说明1、2、3、4、5、6、400 三维集成电路10、10a、10b、10c、10d、20 半导体芯片11晶体管层
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12多层布线层13绝缘层14、14b、14c、14d 布线层70 基板80插入器101晶体管102 布线103电源用导电体区域104接地用导电体区域105层间绝缘膜106接地用导通孔107电源用导通孔108发送用导通孔109接收用导通孔111可编程导通孔(数据用导通孔)401三态缓冲器(三状态缓冲器)402纵横开关电路403三态缓冲器控制电路404流控制电路405图像扩展处理电路406图像输出处理电路
权利要求
1.一种三维集成电路，将第一半导体芯片及第二半导体芯片层叠而成，其特征在于， 上述第一半导体芯片及上述第二半导体芯片由负荷与多个布线层层叠而构成； 上述第一半导体芯片及上述第二半导体芯片的至少一个包括用来将芯片间的接合面绝缘的绝缘层； 上述第一半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于上述接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同； 上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由上述绝缘层与上述第二半导体芯片的最接近于上述接合面的布线层的接地用导电体区域的至少一部分对置。
2.如权利要求I所述的三维集成电路，其特征在于， 上述第一半导体芯片和上述第二半导体芯片是相同种类的半导体芯片，都包括上述绝缘层。
3.如权利要求2所述的三维集成电路，其特征在于， 在上述第一半导体芯片及上述第二半导体芯片的最接近于上述接合面的布线层中，以上述接合面的中心线为对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。
4.如权利要求3所述的三维集成电路，其特征在于， 上述三维集成电路是将上述第一半导体芯片的上述绝缘层的整面与上述第二半导体芯片的上述绝缘层的整面接合而构成的大致长方体形状； 在上述第一半导体芯片及上述第二半导体芯片的最接近于上述接合面的布线层中，以上述布线层的中心线为上述对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。
5.如权利要求4所述的三维集成电路，其特征在于， 上述第一半导体芯片及上述第二半导体芯片包括将上述绝缘层贯通而用来相互将电源用导电体区域及接地用导电体区域导通的多个电源用导通孔及多个接地用导通孔； 上述多个电源用导通孔以上述中心线为对称轴线对称地配置； 上述多个接地用导通孔以上述中心线为对称轴线对称地配置。
6.如权利要求4所述的三维集成电路，其特征在于， 上述第一半导体芯片及上述第二半导体芯片包括将上述绝缘层贯通而用来相互收发数据的发送用导通孔及接收用导通孔； 上述发送用导通孔及上述接收用导通孔以上述中心线为对称轴相互线对称地配置。
7.如权利要求2所述的三维集成电路，其特征在于， 在上述第一半导体芯片及上述第二半导体芯片的最接近于上述接合面的布线层中，以上述接合面的对角线为对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。
8.如权利要求I所述的三维集成电路，其特征在于， 包含在上述第一半导体芯片中的上述负荷和包含在上述第二半导体芯片中的上述负荷是为了实现规定功能而包括多个晶体管的相同构造的晶体管层。
9.如权利要求I所述的三维集成电路，其特征在于， 上述第一半导体芯片及上述第二半导体芯片的上述绝缘层是高电介体膜，即High-k材料膜。
10.一种处理器，其特征在于，由权利要求I所述的三维集成电路构成。
11.一种半导体芯片，构成三维集成电路，其特征在于， 由负荷、多个布线层和绝缘层层叠而构成； 在最接近于上述绝缘层的布线层中，以上述布线层的中心线为对称轴，相互线对称地配置有电源用导电体区域和接地用导电体区域。
12.—种三维集成电路的制造方法，其特征在于， 包括 第一步骤，将负荷与多个布线层层叠，制造全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同的第一半导体芯片及第二半导体芯片； 第二步骤，将上述第一半导体芯片与上述第二半导体芯片贴合，以使上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分与上述第二半导体芯片的最接近于上述接合面的布线层的接地用导电体区域的至少一部分对置； 在上述第一步骤中，还在上述第一半导体芯片或上述第二半导体芯片的至少一个上，层叠用来将上述接合面绝缘的绝缘层。
13.如权利要求12所述的三维集成电路的制造方法，其特征在于， 在上述第一步骤中，制造都包括上述绝缘层的相同种类的上述第一半导体芯片和第二半导体芯片。
全文摘要
作为本发明的一形态的三维集成电路(1)将第一半导体芯片与第二半导体芯片层叠而成；上述第一半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由绝缘层与最接近于上述第二半导体芯片的上述接合面的布线层的接地用导电体区域的至少一部分对置。
文档编号H01L27/00GK102893397SQ20128000104
公开日2013年1月23日 申请日期2012年4月2日 优先权日2011年5月17日
发明者森本高志, 中山武司, 桥本隆 申请人:松下电器产业株式会社