碳化硅半导体器件的制造方法
【专利摘要】一种碳化硅半导体器件的制造方法，包括：在碳化硅衬底(1)上形成漂移层(2)；在所述漂移层(2)的表面部分上或表面部分中形成基极层(3)；在所述基极层(3)的表面部分中形成源极区(4)；形成沟槽(6)，以穿透所述基极层(3)并且到达所述漂移层(2)；在所述沟槽(6)中的所述栅极绝缘膜(7)上形成栅极电极(8)；形成电连接至所述源极区(4)和所述基极层(3)的源极电极(9)；以及在所述衬底(1)的背侧表面上形成漏极电极(11)。形成所述沟槽(6)包括：对衬底表面进行平坦化，并且在平坦化之后蚀刻以形成所述沟槽(6)。
【专利说明】碳化硅半导体器件的制造方法
[0001]相关申请的交叉引用
[0002]本申请基于2011年9月22日提交的日本专利申请N0.2011-207181，在这里通过引用将其全部内容并入本文。
【技术领域】
[0003]本公开涉及一种具有垂直型沟槽栅极结构的晶体管的碳化硅(即，SiC)半导体器件的制造方法。
【背景技术】
[0004]通常地，公开了具有作为晶体管的垂直型MOSFET的SiC半导体器件，所述垂直型MOSFET具有垂直型沟槽栅极结构(例如，专利文件N0.1)。垂直型MOSFET具有如下结构:P导电类型基极区形成在N_导电类型漂移层上，N+导电类型源极区形成在所述P导电类型基极区的表面部分中，形成沟槽以穿透N+导电类型源极区和P导电类型基极区，并且到达N-导电类型漂移层，栅极电极和栅极氧化物嵌入沟槽中。具有上述结构的垂直型MOSFET每单位面积具有若干沟道，其大于平面型功率M0SFET，使得导通状态电阻降低。
[0005]在具有沟槽栅极结构等的晶体管的SiC半导体器件中，对于确定器件性能来说，高的沟道迁移率和栅极氧化物膜的可靠性是重要的因素。高的沟道迁移率和栅极氧化物膜的可靠性受沟槽侧表面的平坦度(即，平滑度)的影响。因此，在具有尽可能大平坦度的沟槽的内壁上形成栅极氧化物膜是优选的。
[0006]然而，具有常规沟槽栅极结构的晶体管的沟槽侧表面具有在几纳米到几十纳米范围内的表面粗糙度Ra。因此，平坦度不好。
[0007]本发明的发明人研究了上述沟槽栅极结构。结果，获得以下知识。图8A至SC是示出了当形成沟槽时沟槽侧表面的平坦度的状态的示意图。图8A是示出了沟槽侧表面的状态的照片，图8B是图8A的示意图并且图8C是沿着图8A中的线VIIIC-VIIIC观察到的截面图。图8A和8B对应于沿着倾斜方向观察沟槽的侧表面的示意图。图8C对应于在附图的上下方向被定义为沟槽的纵向的情况下从上方观察沟槽的示意图。如图8A至8C所示，在沟槽侧表面上形成凹陷部分和凸起部分，使得平坦度变差。为了获得更好的沟道迁移率和栅极氧化物膜的可靠性，要求沟槽侧表面的表面粗糙度Ra等于或小于10纳米，优选地，作为平坦度的表面粗糙度Ra等于或小于I纳米。在当前条件下，未获得足够的沟道迁移率和栅极氧化物膜的可靠性。
[0008]现有技术文献
[0009]专利文献
[0010]专利文件N0.1 JP-B2-3489358
【发明内容】
[0011]本公开的目的在于提供一种半导体器件。[0012]根据本公开的一方面，一种具有沟槽栅极结构的晶体管的碳化硅半导体器件的制造方法，包括:在衬底上形成漂移层，所述衬底具有第一导电类型或第二导电类型并且由碳化硅制成，所述漂移层由碳化硅制成并且具有第一导电类型以及比衬底更低的杂质浓度；在所述漂移层的表面部分上或表面部分中形成基极层，所述基极层具有所述第二导电类型并且由碳化硅制成；在所述基极层的表面部分中注入第一导电类型杂质作为离子之后，激活所离子注入的第一导电类型杂质，使得形成源极区，所述源极区由碳化硅制成并且具有所述第一导电类型以及比所述漂移层更高的杂质浓度；通过蚀刻方法来形成沟槽，使得所述沟槽穿透所述基极层并且到达所述漂移层；在所述沟槽的内表面上形成栅极绝缘膜；在所述沟槽中的栅极绝缘膜上形成栅极电极；形成电连接至所述源极区和所述基极层的源极电极；并且在所述衬底的背侧表面上形成漏极电极。形成所述沟槽包括:在形成所述沟槽之前对衬底表面进行平坦化，并且在平坦化之后进行蚀刻以形成所述沟槽。
[0013]在上述方法中，在形成所述沟槽之前执行用于改善所述衬底表面的平坦度的平坦化步骤。因此，当形成沟槽时，能够改善沟槽的侧表面的平坦度。因此，能够在具有沟槽栅极结构的晶体管中改善沟道迁移率和栅极可靠性。
【专利附图】
【附图说明】
[0014]根据下面参考附图给出的具体描述，本公开的上述和其它目的、特征和优点将变得更显而易见。在附图中:
[0015][图1]图1是根据本公开的第一实施例的SiC半导体器件的截面图；
[0016][图2A]图2A是示出了图1中示出的SiC半导体器件的制造工艺的截面图；
[0017][图2B]图2B是示出了图1中的SiC半导体器件在图2A之后的制造工艺的截面图；
[0018][图2C]图2C是示出了图1中的SiC半导体器件在图2B之后的制造工艺的截面图；
[0019][图3A]图3A是示出了SiC半导体器件在图2C之后的制造工艺的截面图；
[0020][图3B]图3B是示出了SiC半导体器件在图3A之后的制造工艺的截面图；
[0021][图4A]图4A是示出了在衬底表面的表面粗糙度Ra为100纳米的情况下形成沟槽6时的状态的截面图；
[0022][图4B]图4B是示出了在衬底表面的表面粗糙度Ra为I纳米的情况下形成沟槽6时的状态的截面图；
[0023][图5]图5是示出了在衬底表面的表面粗糙度Ra为100纳米和I纳米的情况下故障时间和故障率之间的关系的不意图；
[0024][图6A]图6A是示出了根据本公开的第二实施例的SiC半导体器件的制造工艺的截面图；
[0025][图6B]图6B是示出了根据本公开的第二实施例的SiC半导体器件在图6A之后的制造工艺的截面图；
[0026][图6C]图6C是示出了根据本公开的第二实施例的SiC半导体器件在图6B之后的制造工艺的截面图；
[0027][图7A]图7A是示出了SiC半导体器件在图6C之后的制造工艺的截面图；[0028][图7B]图7B是SiC半导体器件在图7A之后的制造工艺的截面图；
[0029][图8A]图8A是示出了在形成沟槽时研究沟槽侧表面的平坦度的状态的示意图，以及示出了沟槽侧表面的状态的照片；
[0030][图8B]图8B是示出了在形成沟槽时研究沟槽侧表面的平坦度的状态的示意图，以及图8A的不意图；以及
[0031][图8C]图8C是示出了当形成沟槽时研究沟槽侧表面的平坦度的状态的示意图，以及沿着图8A中的线VIIIC-VIIIC观察的截面图。
【具体实施方式】
[0032](第一实施例)
[0033]将解释本公开的第一实施例。在这里，将解释作为具有安装在SiC半导体器件中的沟槽栅极结构的晶体管的反转型垂直MOSFET来作为示例。
[0034]图1是根据本实施例具有沟槽栅极结构的垂直MOSFET的截面图。图1对应于从器件中取出的MOSFET的一个单元。尽管图1仅示出了 MOSFET的一个单元，但是具有与图1中示出的MOSFET类似结构的多行MOSFET彼此相邻设置。
[0035]在图1中示出的MOSFET中，提供由SiC制成的N+导电类型衬底I作为半导体衬底。N+导电类型衬底I具有诸如1.0X IO1Vcm3的氮的N导电类型杂质浓度以及大约300微米的厚度。在N+导电类型衬底I的表面上形成由SiC制成的N—导电类型漂移层2。漂移层2具有诸如氮在3.0X IO1Vcm3至1.0X IOlfVcm3的范围内的N导电类型杂质浓度以及在10微米与15微米之间的范围内的厚度。N—导电类型漂移层2的杂质浓度沿着深度方向可以是恒定的。或者，浓度分布可以具有梯度。例如，N—导电类型漂移层2的在N+导电类型衬底侧上的一部分可以比N_导电类型漂移层2在远离N+导电类型衬底I的一部分具有更高的浓度。相反地，N—导电类型漂移层2的表面部分可以具有高的浓度。因此，当N—导电类型漂移层2的一部分具有高的杂质浓度时，可以减小内阻。因此，能够减小导通状态电阻。
[0036]在N—导电类型漂移层2的表面上或表面部分中形成P导电类型基极区3。此外，在P导电类型基极区3的上部中形成P+导电类型接触层5。接触层5提供N+导电类型源极区4和P导电类型基极区3的接触区。
[0037]P导电类型基极区3具有P导电类型杂质浓度(例如在5.0 X IOlfVcm3至2.0 X IO19/cm3的范围内的硼或铝)以及大约2.0微米的厚度。N+导电类型源极区4在其表面部分中具有诸如1.0X 1021/cm3的磷的N导电类型杂质浓度(即，表面杂质浓度)以及大约0.3微米的厚度。P+导电类型接触区5在其表面部分中具有诸如1.0X 1021/cm3的硼或铝的P导电类型杂质浓度(即，表面杂质浓度)以及大约0.3微米的厚度。
[0038]P导电类型基极区3、N+导电类型源极区4和P+导电类型接触区5设置在下面将要描述的沟槽栅极结构的两侧。交替设置均具有线性形状的N+导电类型源极区4和P+导电类型接触区5，使得形成带状图案。在本实施例中，N+导电类型源极区4和P+导电类型接触区5的每一个的纵向与沟槽栅极结构的纵向一致。
[0039]此外，形成沟槽6以穿透P导电类型基极区3和N+导电类型源极区4，并且到达N—导电类型漂移层2。沟槽6具有在0.7微米与2.0微米之间的范围内的宽度，以及等于或大于2.0微米(例如，2.4微米)的深度。在每个单元中设置一个沟槽6。每个沟槽6的纵向指向相同的方向，使得形成带状图案。上面描述的P导电类型基极区3和N+导电类型源极区4被设置成接触沟槽6的侧壁。
[0040]此外，对应于栅极绝缘膜的栅极氧化物膜7覆盖沟槽6的内壁。在栅极氧化物膜7的表面上由掺杂多晶硅制成的栅极电极8完全填充沟槽6。在沟槽6的内壁上通过热氧化法或CVD法来形成栅极氧化物膜7。在沟槽6的侧壁和底部上的栅极氧化物膜7的厚度通常为大约100纳米。
[0041]因此，形成沟槽栅极结构。沟槽栅极结构沿着作为纵向的附图的垂直方向延伸。沿着附图的右-左方向设置在每个单元中设置的沟槽栅极结构，使得形成带状图案。
[0042]在N+导电类型源极区4、P+导电类型接触区5和栅极电极8的表面上形成源极电极9和栅极布线(未示出)。源极电极9和栅极布线由多种金属(例如，镍/铝)制成。接触N导电类型SiC的至少一部分(具体而言，在N导电类型杂质掺杂情况下的N+导电类型源极区4和栅极电极8)由能够与N导电类型SiC欧姆接触的金属制成。接触P导电类型SiC的至少一部分(具体而言，在P导电类型杂质掺杂情况下的P+导电类型源极区5和栅极电极8)由能够与P导电类型SiC欧姆接触的金属制成。
[0043]在层间绝缘膜10上形成源极电极9和栅极布线，使得它们电绝缘。源极电极9经由接触孔而电连接至N+导电类型源极区4和P+导电类型接触层5，所述接触孔形成在层间绝缘膜10中。栅极布线经由接触孔而电连接至栅极电极8，尽管在图中未示出。
[0044]在N+导电类型衬底I的背侧上形成漏极电极11，所述漏极电极11电连接至N+导电类型衬底I。上述结构提供了具有沟槽栅极结构的N沟道反转型垂直M0SFET。
[0045]接下来，将解释根据本实施例具有沟槽栅极结构的反转型垂直MOSFET的制造方法。图2A至2C和图3A至3B是示出了图1中示出的垂直MOSFET的制造工艺的截面图。将参考这些附图来描述所述方法。
[0046](图2A中示出的步骤)
[0047]首先，制备N+导电类型衬底I，其具有诸如1.0X IO1Vcm3的氮的N导电类型杂质浓度和大约300微米的厚度。在N+导电类型衬底I的表面上外延生长由SiC制成的N_导电类型漂移层2。所述漂移层2具行在3.0X IO1Vcm3至1.0X 1016/cm3的范围内的N导电类型杂质浓度以及在10微米至15微米的范围内的厚度。
[0048](图2B中示出的步骤)
[0049]在N_导电类型漂移层2的表面上通过外延生长P导电类型杂质层来形成P导电类型基极层3，其具有P导电类型杂质浓度(例如在5.0X IOlfVcm3至2.0X 1019/cm3的范围内的硼或铝)以及大约2.0微米的厚度。在这里，尽管通过外延生长来形成P导电类型基极层3，但是可以通过将P导电类型杂质作为离子注入N—导电类型漂移层2的表面部分中来形成P导电类型基极层3。
[0050]然后，在P导电类型基极层3上沉积例如由LTO膜制成的掩模(未示出)。在执行光刻步骤之后，在掩模中将要形成P+导电类型接触层5的区域处形成开口。然后，将P导电类型杂质(例如，硼或铝)注入作为离子。然后，将注入的离子激活，使得形成P+导电类型接触层5。接触层5具有诸如1.0X 1021/cm3的硼或铝的P导电类型杂质浓度(即，表面浓度)以及大约0.3微米的厚度。在这之后，去除掩模。
[0051]此外，沉积另一掩模(未示出)。在执行光刻步骤之后，在掩模中将要形成N+导电类型源极区4的区域处形成开口。然后，在掩模上注入诸如氮的N导电类型杂质作为离子，使得形成N+导电类型源极区4。在去除掩模之后，执行激活退火处理，使得激活所注入的离子。
[0052](图2C中示出的步骤)
[0053]执行用于改善衬底表面的平坦度的平坦化步骤。具体而言，N+导电类型源极区4的表面以及P导电类型基极层3的表面被定义为衬底表面，并且执行平坦化步骤以便将衬底表面的表面粗糙度Ra减小至等于或小于I纳米。可以通过任何方法来执行平坦化步骤。例如，可以通过CMP(化学机械研磨)法或CARE(催化剂基准蚀刻)法来执行平坦化步骤。在这种情况下，表面粗糙度Ra等于或小于I纳米。优选地，表面粗糙度Ra可以等于或小于
0.5纳米，更优选地，表面粗糙度Ra可以等于或小于0.3nm。
[0054](图3A中示出的步骤)
[0055]在P导电类型基极层3上沉积未示出的蚀刻掩模之后，在蚀刻掩模中将要形成沟槽6的区域处形成开口。然后，在蚀刻掩模覆盖层3的情况下，利用诸如CF4+02气体或Cl2气体的蚀刻气体来执行各向同性蚀刻步骤，使得形成沟槽6。然后，去除蚀刻掩模。
[0056]当执行上述蚀刻时，在图2C中示出的步骤处，改善了衬底表面的表面粗糙度Ra。在这种情况下，确认在形成沟槽6之后，沟槽6的侧壁和底部的平坦度也得到改善。例如，当在未执行衬底表面的平坦化的情况下假定表面粗糙度Ra为100纳米时，沟槽6的侧壁和底部的表面粗糙度为大约100纳米。当在执行衬底表面的平坦化的情况下表面粗糙度Ra为I纳米时，确认沟槽6的侧壁和底部的表面粗糙度Ra为大约10纳米。
[0057]图4A和4B是示出了分别在衬底表面的表面粗糙度Ra为100纳米的情况下以及表面粗糙度Ra为I纳米的情况下形成的沟槽6的状态的截面图。图5示出了在形成沟槽6，以及分别在衬底表面的表面粗糙度Ra为100纳米的情况下以及在表面粗糙度Ra为I纳米的情况下在沟槽6的内壁上形成栅极氧化物膜7时的故障时间和故障率之间的关系的试验结果。如图中所示，当衬底表面的表面粗糙度Ra为100纳米时，沟槽6的侧壁的表面粗糙度Ra为大约100纳米。在这种情况下，发生故障时间较短，故障率高。另一方面，当衬底表面的表面粗糙度Ra为I纳米时，沟槽6的侧壁的表面粗糙度Ra为大约10纳米。在这种情况下，发生故障时间较长，使得栅极氧化物膜7的寿命改善了三到四个数量级(digits)。
[0058]因此，发现了衬底表面的平坦度和沟槽6的侧壁之间的关联。因此，在形成沟槽6之前，执行平坦化步骤以改善衬底表面的平坦度。通常以如下顺序来执行具有沟槽栅极结构的垂直MOSFET中的沟槽形成步骤的程序:通过离子注入法形成N+导电类型源极区4 ;执行退火以进行激活；形成沟槽6 ;以及形成栅极氧化物膜7。在激活退火之后，生成步骤聚束(bunching)。在SiC的外延生长处也生成步骤聚束。在生成步骤聚束之后,无需执行衬底表面的平坦化来形成沟槽6。在这种情况下，认为沟槽6的侧壁的平坦度降低了。因此，在形成沟槽6之前，执行用于改善衬底表在的平坦度的平坦化步骤。在这种情况下，当形成沟槽6时，能够改善沟槽6的侧壁的平坦度。
[0059](图3B中示出的步骤)
[0060]如有需要，通过氢蚀刻法、牺牲氧化法或干法蚀刻法来执行沟槽6的圆角化处理。在这之后，执行栅极氧化物膜形成步骤和栅极电极形成步骤。例如，通过热氧化法或CVD法来形成栅极氧化物膜7。在栅极氧化物膜7的表面上沉积其中掺杂了 N导电类型杂质之后的多晶硅层之后，执行回蚀步骤等，使得执行沟槽6中的栅极氧化物膜7和栅极电极8的形成步骤。
[0061]尽管由于后续步骤与常规工艺类似所以在附图中未示出后续步骤，沉积层间绝缘膜10。在这之后，对层间绝缘膜10进行构图，使得形成用于连接至N+导电类型源极区4和P+导电类型接触层5的接触孔。此外，在不同的截面上形成用于连接至栅极电极8的接触孔。然后，沉积电极材料以填充接触孔。对电极材料进行构图，使得形成源极电极9和栅极布线。此外，在N+导电类型衬底I的背侧上形成漏极电极U。源极电极9等和漏极电极11的形成顺序可以相反。因此，完成了图1中示出的垂直M0SFET。
[0062]如上所述，在根据本实施例的具有沟槽栅极结构的垂直MOSFET的制造方法中，在形成沟槽6之前，执行用于改善衬底表面的平坦度的平坦化步骤。因此，当形成沟槽6时，能够改善沟槽6的侧壁的平坦度。因此，能够改善具有沟槽栅极结构的垂直MOSFET的沟道迁移率和栅极可靠性。
[0063]具体而言，在本实施例中，与形成沟槽6之前的衬底表面的平坦度相关的表面粗糙度Ra在平坦化步骤中被减小至等于或小于I纳米。因此，沟槽6的侧壁的表面粗糙度Ra被减小至等于或小于10纳米。能够获得高的沟道迁移率和高的栅极可靠性。
[0064]此外，可以执行平坦化步骤以将衬底表面的表面粗糙度Ra减小至等于或小于0.5纳米，更优选地，将衬底表面的表面粗糙度Ra减小至等于或小于0.3纳米。因此，栅极氧化物膜7的寿命的改变被限制，使得能够获得具有高的可靠性的SiC半导体器件。为了将所述改变限制在+1%到-1%之间的范围内，优选将沟槽6的侧壁的表面粗糙度Ra减小至等于或小于栅极氧化物膜7的厚度的1%。因此，当栅极氧化物膜7的厚度为100纳米时，优选将沟槽6的侧壁的表面粗糙度Ra减小至等于或小于I纳米。为了实现这种状况，确认将衬底表面的粗糙度Ra减小至等于或小于0.5纳米，更优选在平坦化步骤中将衬底表面的粗糙度Ra减小至等于或小于0.3纳米。因此，当执行平坦化步骤以将衬底表面的表面粗糙度Ra减小至等于或小于0.5纳米时，更优选地将衬底表面的表面粗糙度Ra减小至等于或小于
0.3纳米时，限制了栅极氧化物膜7的寿命的改变。因此，能够获得具有高的可靠性的SiC半导体器件。
[0065](第二实施例)
[0066]将解释本公开的第二实施例。在本实施例中，改变了第一实施例中的SiC半导体器件的制造工艺的一部分。其它部分与第一实施例类似。因此，将仅仅描述与第一实施例不同的部分。
[0067]图6A至6C是示出了根据本实施例的垂直MOSFET的制造工艺的截面图。参考附图，将解释根据本实施例的垂直MOSFET的制造方法。
[0068](图6A中示出的步骤)
[0069]当执行与在第一实施例中解释的图2A和2B中示出的步骤类似的步骤时，在N+导电类型衬底I形成N_导电类型漂移层2，并且在N_导电类型漂移层2上形成P导电类型基极层3。此外，在P导电类型基极层3的预定位置处形成P+导电类型接触层5。
[0070](图6B中示出的步骤)
[0071]与图2C中的步骤类似，执行用于改善衬底表面的平坦度的平坦化步骤。具体而言，将P导电类型基极层3的表面限定为衬底表面，使得执行用于将衬底表面的表面粗糙度Ra减小至等于或小于I纳米的平坦化步骤。
[0072](图6C中示出的步骤)
[0073]与图3A中的步骤类似，设置在将要形成沟槽的区域处具有开口的蚀刻掩模，并且通过利用诸如CF4+02气体或Cl2气体的蚀刻气体的各向异性蚀刻工艺来形成沟槽6。在这之后，去除蚀刻掩模。由于在形成沟槽6之前执行衬底表面的平坦化步骤，所以到时形成的沟槽6的侧壁具有非常好的平坦度。
[0074](图7A中示出的步骤)
[0075]在设置掩模30以填充沟槽6之后，执行构图工艺使得掩模30仅保留在沟槽6中。此外，在衬底表面31上形成掩模31，并且在掩模31中在将要形成N+导电类型源极区4的位置处形成开口。然后，在掩模30、31上方注入N导电类型杂质(例如，氮)的离子，使得形成N+导电类型源极区4。在去除掩模30、31之后，执行激活退火工艺以便激活离子。
[0076](图7B中示出的步骤)
[0077]与图3B中的步骤类似，如有必要，通过氢蚀刻法、牺牲氧化法或干法蚀刻法来执行沟槽6的圆角化处理。在这之后，执行栅极氧化物膜形成步骤和栅极电极形成步骤。
[0078]尽管由于后续步骤与常规步骤类似所以在附图中未示出后续步骤，如第一实施例所描述的，执行层间绝缘膜形成步骤、栅极布线和源极电极形成步骤、以及漏极电极形成步骤，使得完成具有与图1中类似的结构的SiC半导体器件。
[0079]如上所述，本实施例中，在形成沟槽6之后，形成N+导电类型源极区4。因此，在形成沟槽6之后形成N+导电类型源极区的情况下，在形成沟槽6之前执行平坦化步骤，使得改善了沟槽6的侧壁的平坦度。因此，能够改善具有沟槽栅极结构的垂直MOSFET中的沟道迁移率和栅极可靠性。
[0080](其它实施例)
[0081]在上述实施例中，解释N沟道型MOSFET作为示例，使得第一导电类型为N导电类型，第二导电类型为P导电类型。替代地，本实施例可以应用于P沟道型M0SFET，其中每个元件的导电类型相反。此外，在上述解释中，将具有沟槽栅极结构的MOSFET解释为示例。替代地，本实施例可以应用于具有类似沟槽栅极结构的IGBT。在IGBT中，每个上述实施例中的衬底I的导电类型从N导电类型改变至P导电类型，其它结构和制造方法类似于上述实施例。
[0082]本公开具有以下方面。
[0083]根据本公开的一方面，一种具有沟槽栅极结构的晶体管的碳化硅半导体器件的制造方法包括:在衬底上形成漂移层，所述衬底具有第一导电类型或第二导电类型并且由碳化硅制成，所述漂移层由碳化硅制成并且具有第一导电类型以及比衬底更低的杂质浓度；在所述漂移层的表面部分上或表面部分中形成基极层，所述基极层具有第二导电类型并且由碳化硅制成；在所述基极层的表面部分中注入第一导电类型杂质作为离子之后，激活所离子注入的第一导电类型杂质，使得形成源极区，所述源极区由碳化硅制成并且具有所述第一导电类型以及比所述漂移层更高的杂质浓度；通过蚀刻方法来形成沟槽，以穿透所述基极层并且到达所述漂移层；在所述沟槽的内表面上形成栅极绝缘膜；在所述沟槽中的栅极绝缘膜上形成栅极电极；形成电连接至所述源极区和所述基极层的源极电极；并且在所述衬底的背侧表面上形成漏极电极。形成所述沟槽包括:在形成所述沟槽之前对衬底表面进行平坦化，并且在平坦化之后进行蚀刻以形成所述沟槽。
[0084]在上述方法中，在形成所述沟槽之前执行用于改善所述衬底表面的平坦度的平坦化步骤。因此，当形成沟槽时，能够改善沟槽的侧壁的平坦度。因此，能够改善具有沟槽栅极结构的晶体管中的沟道迁移率和栅极可靠性。
[0085]替代地，在衬底表面的平坦化中，所述衬底表面的表面粗糙度可以等于或小于I纳米。在这种情况下，当在平坦化步骤中与衬底表面的平坦度相关的表面粗糙度Ra等于或小于I纳米时，沟槽的侧壁的表面粗糙度Ra等于或小于10纳米。因此，获得高的沟道迁移率和栅极可靠性。
[0086]替代地，在衬底表面的平坦化中，衬底表面的表面粗糙度可以等于或小于0.5纳米。此外，或者在衬底表面的平坦化中，衬底表面的表面粗糙度可以等于或小于0.3纳米。在这种情况下，限制了栅极绝缘膜的寿命的改变，使得能够获得具有高的可靠性的SiC半导体器件。为了将所述改变减小至+1%和-1%之间的范围内，优选将沟槽的侧壁的表面粗糙度Ra减小至等于或小于栅极绝缘膜的厚度的I %。因此，当栅极绝缘膜的厚度大约为100纳米时，优选将沟槽的侧壁的表面粗糙度Ra减小至等于或小于I纳米。为了实现该特征，在平坦化步骤中衬底表面的表面粗糙度Ra等于或小于0.5纳米是优选的。更优选地，表面粗糙度Ra等于或小于0.3纳米。
[0087]替代地，在形成源极区之后，可以将源极区的表面和基极区的表面平坦化为衬底表面。
[0088]替代地，在形成源极区之前，可以将基极区的表面平坦化为衬底表面。
[0089]尽管已经参考了其实施例描述了本公开，但是应该理解的是，本公开不限于所述实施例和构造。本公开旨在覆盖各种变型和等价设置。另外，尽管包括或多或少或仅包括单个元件的各种组合和配置、其它组合和配置也在本公开的精神和范围以内。
【权利要求】
1.一种碳化硅半导体器件的制造方法，所述碳化硅半导体器件具有包括沟槽栅极结构的晶体管，所述方法包括: 在衬底(I)上形成漂移层(2)，所述衬底(I)具有第一导电类型或第二导电类型并且由碳化硅制成，所述漂移层(2)由碳化硅制成并且具有第一导电类型以及比所述衬底更低的杂质浓度； 在所述漂移层(2)的表面部分上或表面部分中形成基极层(3)，所述基极层(3)具有所述第二导电类型并且由碳化硅制成； 在所述基极层(3)的表面部分中注入第一导电类型杂质作为离子之后，激活所离子注入的第一导电类型杂质，使得形成源极区(4)，所述源极区(4)由碳化硅制成并且具有所述第一导电类型以及比所述漂移层(2)更高的杂质浓度； 通过蚀刻方法来形成沟槽￠)，以穿透所述基极层(3)并且到达所述漂移层(2); 在所述沟槽￠)的内表面上形成栅极绝缘膜(7)； 在所述沟槽￠)中的所述栅极绝缘膜(7)上形成栅极电极(8)； 形成电连接至所述源极区(4)和所述基极层(3)的源极电极(9);以及 在所述衬底(I)的背侧表面上形成漏极电极(11)， 其中，形成所述沟槽(6)包括:在形成所述沟槽(6)之前对衬底表面进行平坦化，并且在平坦化之后进行蚀刻以形成所 述沟槽(6)。
2.根据权利要求1所述的碳化硅半导体器件的制造方法，其中: 在所述衬底表面的所述平坦化中，所述衬底表面的表面粗糙度等于或小于I纳米。
3.根据权利要求1所述的碳化硅半导体器件的制造方法，其中: 在所述衬底表面的所述平坦化中，所述衬底表面的表面粗糙度等于或小于0.5纳米。
4.根据权利要求1所述的碳化硅半导体器件的制造方法，其中: 在所述衬底表面的所述平坦化中，所述衬底表面的表面粗糙度等于或小于0.3纳米。
5.根据权利要求1至4中任一项所述的碳化硅半导体器件的制造方法，其中: 在形成所述源极区(4)之后，所述源极区(4)的表面和所述基极区(3)的表面被平坦化为所述衬底表面。
6.根据权利要求1至4中任一项所述的碳化硅半导体器件的制造方法，其中: 在形成所述源极区(4)之前，所述基极区(3)的表面被平坦化为所述衬底表面。
7.根据权利要求1至6中任一项所述的碳化硅半导体器件的制造方法，其中: 通过化学机械研磨或催化剂基准蚀刻方法来执行所述衬底表面的所述平坦化。
8.根据权利要求1至6中任一项所述的碳化硅半导体器件的制造方法，其中: 在形成所述沟槽￠)中，所述沟槽(6)穿透所述源极区(4)。
【文档编号】H01L29/12GK103460388SQ201280016150
【公开日】2013年12月18日 申请日期:2012年9月4日 优先权日:2011年9月22日
【发明者】宫原真一朗, 山本敏雅, 高谷秀史, 杉本雅裕, 渡边行彦, 副岛成雅, 石川刚 申请人:株式会社电装, 丰田自动车株式会社