用于高密度电感器的薄膜结构和晶片级封装中的重分布的制作方法

用于高密度电感器的薄膜结构和晶片级封装中的重分布的制作方法
【专利摘要】本发明公开了包括晶片衬底和金属堆叠籽晶层的封装。金属堆叠籽晶层包括钛薄膜外层。提供与金属堆叠籽晶层的钛薄膜外层接触的抗蚀剂层，该抗蚀剂层形成电路。进一步公开了用于制造封装的方法。形成具有钛薄膜外层的金属堆叠籽晶层。形成抗蚀剂层从而与金属堆叠籽晶层的钛薄膜外层接触，并且由抗蚀剂层形成电路。
【专利说明】用于高密度电感器的薄膜结构和晶片级封装中的重分布
[0001]本申请要求于2011年8月11日提交的美国临时专利申请序列号US61/522，628的优先权，将其全部内容通过弓I用结合于此。
[0002]本申请包括受版权保护的材料。版权拥有者不反对任何人拓制如在专利和商标局文件或记录中出现的本公开，但除此之外无论如何将保留所有版权权利。
【技术领域】
[0003]本公开一般涉及用于半导体器件的结构和方法，并且更特别地涉及用于电子晶片级芯片规模封装(electronic wafer-level chip-scale packaging)与倒装芯片封装(flip-chip packaging)和装配的结构和方法。
【背景技术】
[0004]在晶片级封装中，使用各种金属沉积、平版印刷和金属蚀刻方法将电路附加地形成于晶片。该电路可以为单独的电路功能提供电连续性，并也可以提供无源器件结构(passive device structures)例如电感器和天线。
[0005]重分布(重新布线，RDL)是在晶片级封装中利用的、用于在器件上除原焊垫之外位置的凸点互连的定位上提供灵活性(flexibility)的电路类型。例如,在图1中图示RDL应用的典型电路图案，其中用金属导体RDL线140连接原焊垫位置120和最终焊垫位置100。用160指示沿RDL线140和电感器电路180的在线之间的间隔。通过重定位焊垫，可以在较低成本的印刷电路板上并用更普通的大规模生产装配设备来装配小片(die)。在重分布和其他类型的电路中希望较小的几何形状从而在最终装配中实现小型化和较小机械外壳。
[0006]电路放置在芯片/器件上，同时它们仍以晶片形式利用电镀方法或物理气相沉积(PVD或溅射)。在随后的沉积、平版印刷和蚀刻处理期间形成的电路线的宽度在宽度上通常是10到20微米，并且线路之间间隔通常是10-20微米。
[0007]通过电镀应用电路是缓慢且昂贵的方法，并需要若干步骤，包括将约.1到I微米厚的籽晶层(seed layer)应用(其被最终电镀)至厚度取决于应用通常为5微米至10微米的较厚金属产生电路线和电路间隔的初始的PVD步骤。图2图示使用电镀法用于形成电路RDL结构210的示例性方法。在方法步骤201中示出进入的晶片。在202中示出由第一电介质沉积和图案化步骤产生的结构。接下来，沉积溅射的籽晶层。在203中示出由溅射的籽晶层沉积产生的结构。在204中图示镀覆抗蚀剂沉积和图案化步骤。RDL铜电镀步骤产生在205中图示的结构。然后除去抗蚀剂并且蚀刻籽晶层，产生在206中示出的结构。然后进行第二电介质沉积和图案化步骤，产生在207中示出的结构。然后进行凸点下金属处理步骤，产生在208中示出的结构。随后附装金属球，产生在209中图示的结构。因为在光致抗蚀剂通道中形成镀覆并然后以最小侧壁不均匀度蚀刻掉初始籽晶层，所以可能实现低于10微米的高分辨率的电路间隔(circuit space)。然而由于光致抗蚀剂分辨率,实现低于10微米的高分辨率的电路线更有挑战。
[0008]通过溅射或PVD应用电路是更低成本、更快速的方法，因为其不需要二次电镀步骤并且在具有I到2微米的典型厚度的原籽晶层中形成线路和间隔。图3图示使用PVD法用于形成具有典型金属堆叠结构320的RDL电路线310的示例性方法。参考在301中示出的结构，涂覆第一介电层(“聚合物1”)，并且曝光、显影且固化晶片。在由在302中示出的结构图示的随后步骤中，用铝、镍钒和铜图案溅射金属重分布籽晶层并蚀刻从而形成重分布和电感器延展件(runner)。在由303图示的随后步骤中，涂覆第二介电层(“聚合物2”)，并且曝光、显影并固化晶片。随后附装金属球，如在304中图示。由于在用于高产量的蚀刻方法期间需要光致抗蚀剂与籽晶层的适当粘附力，因此由PVD形成的电路限于10-20微米线路和间隔。

【发明内容】

[0009]本公开的一个或多个实施方式针对使得能够形成用于在具有增加产量的晶片级和倒装芯片封装中利用的电感器、天线、转子、线圈结构、MEM结构和重分布(RDL)的高密度电路。
[0010]在一个实施方式中，本发明提供包括晶片衬底和金属堆叠籽晶层的封装。金属堆叠籽晶层包括钛薄膜外层。提供与金属堆叠籽晶层的钛薄膜外层接触的抗蚀剂层，该抗蚀剂层形成电路。
[0011]在一个实施方式中，本发明提供用于制造封装的方法。形成具有钛薄膜外层的金属堆叠籽晶层。形成抗蚀剂层以使得与金属堆叠籽晶层的钛薄膜外层接触，并且由抗蚀剂层形成电路。
[0012]本发明在一个实施方式中提供用于高密度形成电路的金属堆叠结构，其利用钛金属作为金属堆叠的顶层从而在随后的光致抗蚀剂和聚合物涂覆操作期间促进粘附，并促进用于电感器、天线、转子、线圈结构、MEM结构和重分布应用的晶片级封装的长期可靠性。在此描述的方法可以用来构造各种成形的复杂互连结构，包括但不限于圆形、矩形、八角形等。当形成用于在同一封装中堆叠多小片(stacking multiple die)或分立小片(discretedie)的插入件(interposers)和3D结构时，本文描述的方法可以提供高产量。当在形成其中晶片级封装嵌入印刷电路、模块、封装衬底或柔性电路中的用于无风扇的嵌入式小片结构或其他多小片、多分立3D封装时，本文描述的方法可以提供高产量。
【专利附图】

【附图说明】
[0013]由随后的在附图中图示的优选实施方式的更加特别描述，本发明的前述和其他目标、特征和优点将变得明显，在附图中标记字符贯穿各图指代相同部件。附图不必需按比例绘制，而是将重点放在图示本发明的原理上。
[0014]图1图示RDL应用的典型电路图案，其中用金属导体RDL线连接原焊垫位置120和最终焊垫位置100。沿RDL线140和电感器电路180的在线之间的间隔标示为160。
[0015]图2图示由电镀法形成的RDL电路结构210。
[0016]图3图示用于形成具有典型金属堆叠结构320的RDL电路线310的PVD薄膜法。
[0017]图4图示根据本公开的一个或多个实施方式的具有电路延展件410的电路结构薄膜法的实施方式，该电路延展件410具有钛激活(titanium enabled)的金属堆叠结构420。
[0018]图5图示根据本公开的一个或多个实施方式的具有镀铜RDL结构510的电路结构薄膜法的实施方式，该镀铜RDL结构510具有钛激活的金属堆叠结构520。
[0019]图6图示根据本公开的一个或多个实施方式具有晶片级电路610、具有钛的金属堆叠620、在印刷电路衬底650内的嵌入式小片630以及典型通孔640的嵌入式小片封装。
【具体实施方式】
[0020]本公开的一个或多个实施例针对以用于晶片级封装的更快且更薄的PVD法在附加的电路上实现高产量的改善的可靠且可制造的方法。在一个或多个实施方式中，改善的方法提供通过在包括籽晶层的金属堆叠上使用钛薄膜粘合层显著简化制造流程并降低制造成本的手段。该钛膜与电路一起保持在最终产品中，并且通常地具有约250埃的厚度，但可以根据应用具有各种厚度。
[0021]现在参考图4,在一个实施方式中，公开根据本公开的一个或多个实施方式的用于形成具有钛激活的金属堆叠结构420的RDL电路延展件410的方法。由结构401图示的方法包括涂覆第一介电层(聚合物I)、曝光、显影并固化的操作。由在402中示出的结构图示的随后方法包括用铝、镍钒、铜和钛溅射金属重分布籽晶层，和随后图案化并蚀刻以形成再分配和电感器延展件的操作。在一个或多个实施方式中，用于籽晶层的钛激活的金属堆叠结构420包括以下堆叠层:约10，000埃的铝、约3，450埃的镍钒、约8，350埃的铜和约250埃的钛。关于钛层，约100埃至约1500埃的薄膜是可能的，其中对于层的目标是尽可能薄，同时提供在此讨论的粘合促进和可靠性功能性。由图4的结构403图示的方法包括涂覆第二介电层(“聚合物2”)、曝光、显影并固化的操作。由结构404图示的方法包括附装接触球的操作。
[0022]图5示出一个实施方式其中将与上文讨论相似的钛激活的金属堆叠结构520在用于形成镀铜RDL结构510的方法中使用。在该方面中，可以在RDL铜电镀步骤505期间形成钛激活的金属堆叠结构520。在509中图示完整结构的实例。
[0023]图6图示根据本公开的实施方式的具有晶片级重分布电路的嵌入式小片封装。晶片级重分布电路610具有根据本公开的一个或多个实施方式形成的具有钛的金属堆叠620、在印刷电路衬底650内的嵌入式小片630以及典型通孔640。
[0024]因为在实施方式中该结构利用钛作为恰好邻接光致抗蚀剂的粘合促进剂，并因为钛在随后蚀刻处理和聚合物涂覆处理期间具有优异的粘附力，对于I微米至10微米之间线路和间隔的几何排列(geometries)，本文描述的方法使得PVD方法能够实现对于线路和间隔的高产量。也预期本文描述的方法使得能够实现低于I微米线路和间隔的高产量。
[0025]根据一个或多个实施方式，为高密度形成电路提供新的金属堆叠结构，该电路利用钛金属作为金属堆叠的顶层从而在随后光致抗蚀剂和聚合物涂覆操作期间促进粘合，并促进用于电感器、天线、转子、线圈结构、MEM结构和重分布应用的晶片级封装的长期可靠性。
[0026]根据一个或多个实施方式，本文描述的方法可以构造各种成形的复杂互连结构，包括但不限于圆形、矩形、八角形等。根据一个或多个实施方式，当形成天线结构、线圈结构、MEM结构、电感器结构和转子结构时，本文描述的方法可以提供高产量。根据一个或多个实施方式，当在相同封装中形成用于堆叠式多小片或分立式小片的插入件和3D结构时，本文描述的方法可以提供高产量。[0027]根据一个或多个实施方式，当在形成用于无风扇的嵌入式小片结构和其他多小片、多分立3D封装时，其中晶片级封装嵌入印刷电路、模块、封装衬底或柔性电路中，本文描述的方法可以提供高产量。
[0028]上面实施方式和优选是本发明的说明。其不必需也不意在为本发明概述或限定每个可能的组合或实施方式。本发明人公开充足信息从而容许本领域技术人员实践本发明的至少一个实施方式。上文描述和附图仅是本发明的说明，并且可能改变部件、结构和过程而不背离如在随附权利要求中限定的本发明保护范围。例如，可以以不同顺序实践在上文和/或在随附权利要求中以特定顺序描述的元件(元素)和/或步骤而不背离本发明。因此尽管已参考其实施方式特别示出并描述本发明，但本领域技术人员理解可以在其中进行形式和细节上的各种改变而不背离本发明的精神和保护范围。
【权利要求】
1.一种封装，包括: 晶片衬底； 包括钛薄膜外层的金属堆叠籽晶层；以及 与所述金属堆叠籽晶层的所述钛薄膜外层接触的抗蚀剂层，所述抗蚀剂层形成电路。
2.根据权利要求1所述的封装，其中，所述电路包括晶片级重分布。
3.根据权利要求1所述的封装，其中，所述电路包括一个或多个电感器。
4.根据权利要求1所述的封装，其中，所述电路包括一个或多个天线。
5.根据权利要求1所述的封装，其中，所述电路包括倒装芯片封装。
6.根据权利要求1所述的封装，其中，所述电路包括一个或多个互连结构。
7.根据权利要求6所述的封装，其中，所述互连结构具有是圆形、矩形或八角形的形状。
8.根据权利要求1所述的封装，其中，所述电路包括一个或多个线圈结构。
9.根据权利要求1所述的封装，其中，所述电路包括一个或多个MEM结构。
10.根据权利要求1 所述的封装，其中，所述电路包括一个或多个转子结构。
11.根据权利要求1所述的封装，其中，所述电路包括用于在同一封装中堆叠多小片或分立小片的一个或多个插入件。
12.根据权利要求1所述的封装，其中，所述电路包括用于在同一封装中堆叠多小片或分立小片的一个或多个3D结构。
13.根据权利要求1所述的封装，其中，所述电路包括一个或多个嵌入式小片结构。
14.根据权利要求13所述的封装，其中，所述嵌入式小片结构包括多小片、多分立3D封装，其中晶片级封装嵌入印刷电路、模块、封装衬底或柔性电路中。
15.根据权利要求1所述的封装，其中所述钛薄膜外层具有在100埃和1500埃之间的厚度。
16.根据权利要求1所述的封装，其中，所述钛薄膜外层具有250埃的厚度。
17.根据权利要求1所述的封装，其中，所述金属堆叠籽晶层包括铝层、镍钒层、铜层和所述钛薄膜外层。
18.一种用于制造封装的方法，包括: 形成具有钛薄膜外层的金属堆叠籽晶层； 形成抗蚀剂层从而与所述金属堆叠籽晶层的所述钛薄膜外层接触；以及 由所述抗蚀剂层形成电路。
19.根据权利要求18所述的用于制造封装的方法，其中，形成抗蚀剂层的所述步骤包括由物理气相沉积形成抗蚀剂层。
20.根据权利要求18所述的用于制造封装的方法，其中，由所述抗蚀剂层形成电路的所述步骤包括: 使所述抗蚀剂层图案化；以及 蚀刻所述抗蚀剂层以形成电路。
21.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括晶片级重分布。
22.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个电感器。
23.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个天线。
24.根据权利要求18所述的用于制造封装的方法，其中，所述封装包括倒装芯片封装。
25.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个互连结构。
26.根据权利要求25所述的用于制造封装的方法，其中，所述互连结构具有是圆形、矩形或八角形的形状。
27.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个线圈结构。
28.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个MEM结构。
29.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个转子结构。
30.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括用于在同一封装中堆叠多小片或分立小片的一个或多个插入件。
31.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括用于在同一封装中堆叠多小片或分 立小片的一个或多个3D结构。
32.根据权利要求18所述的用于制造封装的方法，其中，所述电路包括一个或多个嵌入式小片结构。
33.根据权利要求32所述的用于制造封装的方法，其中，所述嵌入式小片结构包括多小片、多分立3D封装，其中晶片级封装嵌入印刷电路、模块、封装衬底或柔性电路中。
34.根据权利要求18所述的用于制造封装的方法，其中，所述钛薄膜外层形成为厚度在100埃和1500埃之间。
35.根据权利要求18所述的用于制造封装的方法，其中，所述钛薄膜外形成为厚度是250 埃。
36.根据权利要求18所述的用于制造封装的方法，其中，形成金属堆叠籽晶层的所述步骤包括溅射铝、镍钒、铜和所述钛薄膜外层。
37.根据权利要求18所述的用于制造封装的方法，进一步包括附装接触球的步骤。
【文档编号】H01L25/16GK103718292SQ201280038455
【公开日】2014年4月9日 申请日期:2012年8月10日 优先权日:2011年8月11日
【发明者】罗伯特·福西尔, 道格拉斯·斯科特 申请人:弗利普芯片国际有限公司