一种pmos晶体管及其制备方法
【专利摘要】本发明提供一种PMOS晶体管及其制备方法，本发明形成PMOS晶体管的源极区域和漏极区域时采用依次外延生长第一应力调节层、第二应力调节层及应力保持层的方法，其中，第一应力调节层及第二应力调节层的晶格常数依次增大；在外延第二应力调节层时采用晶格常数比Ge元素更大的元素进行掺杂，使第二应力调节层形成绝大部分的源极区域和漏极区域，为沟道提供更大的压应力，使其具有更高的载流子迁移率，提高器件工作电流；第二应力调节层与衬底之间的第一应力调节层作为应力缓冲层，降低二者之间过大的晶格失配引起的缺陷；本发明采用相互间隔的第一、第二应力调节层构成三明治结构，进一步降低第二应力调节层与衬底之间过大的晶格失配引起的缺陷。
【专利说明】—种PMOS晶体管及其制备方法
【技术领域】
[0001]本发明属于半导体器件【技术领域】，涉及一种晶体管及其制备方法，特别是涉及一种PMOS晶体管及其制备方法。
【背景技术】
[0002]在未来的一段时间内，硅基互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含PMOS与NMOS，而每一个PMOS或NMOS晶体管都位于掺杂井上，且都由栅极(Gate)两侧衬底中P型或η型源极区、漏极区以及源极区与漏极区间的沟道(Channel)构成。
[0003]现有的半导体技术中，形成晶体管的方法一般为:提供硅基底，在硅基底中形成阱区以及隔离结构；在硅基底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅基底进行离子注入形成源极和漏极，源极和漏极之间的阱区即为沟道区。
[0004]随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect)与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。
[0005]为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的CMOS的源极/漏极设计上会采用轻掺杂漏极(Lightly Doped Drain, LDD)结构,亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/漏极区相同的低掺杂区，以降低沟道区的电场。
[0006]当如研究集成电路基础技术的目标在于获得更闻的单兀集成度、更闻的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。
[0007]提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
[0008]已知，在N型金属氧化物半导体场效应晶体管(NM0SFET)的沟道中引入张应力可以提升NM0SFET的沟道迁移率，在P型金属氧化物半导体场效应晶体管(PM0SFET)的沟道中引入压应力可以提升PM0SFET的沟道迁移率。
[0009]目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗娃(SiGe on Insulator, SG0I),锗娃虚拟衬底(SiGe virtualsubstrate)等。局部应变技术通常只在半导体器件的局部向半导体沟道区域施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe)或碳化硅(SiC)，双应力层(Dual StressLayers, DSL)和浅槽隔离(Shallow Trench Isolation, STI)等。全局应变制造复杂，成本较高，局部应变与传统CMOS制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。
[0010]对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
[0011]但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
【发明内容】
[0012]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS晶体管及其制备方法，本发明解决的技术问题是进一步增强器件中源极区域及漏极区域对沟道产生的压应力，从而进一步提高沟道中载流子迁移率，以增加器件的工作电流。
[0013]为实现上述目的及其他相关目的，本发明提供一种PMOS晶体管的制备方法，所述制备方法至少包括以下步骤:提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压 应力；其中，制备所述源极区域和漏极区域的具体步骤为:
[0014]I)在所述衬底顶部预制备所述源极区域和漏极区域的位置分别形成沟槽；
[0015]2)在所述沟槽中，先外延生长第一应力调节层，而后外延生长第二应力调节层，其中，所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大；
[0016]3)重复步骤2) η次，η为整数且大于等于O ;
[0017]4)当所述第二应力调节层的上表面与所述衬底的上表面在同一平面上时，在所述填充有第一应力调节层和第二应力调节层的沟槽上表面外延生长应力保持层，其中，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。
[0018]可选地，所述步骤3)中η大于等于I时，使外延生长在所述沟槽中的第一应力调节层及第二应力调节层相互间隔以形成三明治结构。
[0019]可选地，所述步骤2)中外延生长第一应力调节层和/或第二应力调节层时还同时通入含B元素的气体，以形成掺杂有B元素的第一应力调节层和/或第二应力调节层。
[0020]可选地，所述应力保持层的厚度为l(T20nm。
[0021]可选地，所述第一应力调节层的厚度为2~10nm。
[0022]可选地，位于两个第一应力调节层之间的第二应力调节层的厚度为2(T30nm。
[0023]可选地，所述衬底材料为S1、SihCx或Si1^GeyCx的任意一种，其中，X的范围为
0.01~0.1，y的范围为0.1~0.3 ;所述第一应力调节层为SiGe层；所述第二应力调节层为SiSn层或SiPb层。
[0024]本发明还提供一种PMOS晶体管，所述PMOS晶体管至少包括:
[0025]形成有沟道区域、源极区域及漏极区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力，所述源极区域和漏极区域形成在半导体衬底顶部；
[0026] 所述源极区域和漏极区域包括应力保持层及位于所述应力保持层下的m组依次叠加的第一应力调节层和形成在所述第一应力调节层上的第二应力调节层，其中，m为整数且大于等于1，且所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。
[0027]可选地，m大于等于2时，相互间隔的第一应力调节层和第二应力调节层构成的三明治结构。
[0028]可选地，所述第一应力调节层和/或第二应力调节层中含有B掺杂元素。
[0029]可选地，所述应力保持层的厚度为l(T20nm。
[0030]可选地，所述第一应力调节层的厚度为2~10nm。
[0031]可选地，位于两个第一应力调节层之间的第二应力调节层的厚度为2(T30nm。
[0032]可选地，所述衬底材料为S1、SihCx或Si1^GeyCx的任意一种，其中，X的范围为
0.01-0.1，y的范围为0.1-0.3 ;所述第一应力调节层为SiGe层；所述第二应力调节层为SiSn层或SiPb层。
[0033]如上所述，本发明的一种PMOS晶体管及其制备方法，具有以下有益效果:为了进一步提高PMOS晶体管中源极区域和漏极区域对沟道的压应力，则本发明在源极区域和漏极区域外延生长时，采用原子量及晶格常数比Ge元素更大的、且与衬底为同一族的Sn元素或Pb元素来代替Ge元素进行掺杂，因此，从PMOS晶体管中源极区域和漏极区域对沟道产生压应力的角度而言，与现有技术中采用单纯的SiGe作为源极区域和漏极区域相比较，本发明采用晶格常数大于SiGe的第二应力调节层形成绝大部分的源极区域和漏极区域，能够为沟道提供更大的压应力，进一步实现沟道中更高的载流子迁移率，进而提高器件的工作电流；另外，本发明在第二应力调节层与衬底之间形成有第一应力调节层作为应力缓冲层，以降低第二应力调节层与衬底之间过大的晶格失配而引起的缺陷；同时，本发明采用应力保持层对在源极区域和漏极区域中外延生长的第一、第二应力调节层进行应力保持，避免源极区域和漏极区域应力释放；进一步，本发明的源极区域和漏极区域，还采用相互间隔的第一、第二应力调节层构成的三明治结构，在进一步降低第二应力调节层与衬底之间由于过大的晶格失配而引起的缺陷的同时，保证了本发明的三明治结构的源极区域和漏极区域与现有技术相比较能够为沟道提供较大的压应力。
【专利附图】
【附图说明】
[0034]图1至图4显示为本发明实施例一中一种PMOS晶体管的制备方法各步骤的结构示意图，其中，图4显示为该制备方法形成的PMOS晶体管的结构示意图。
[0035]图5至图7显示为本发明实施例二中一种PMOS晶体管的制备方法各步骤的结构示意图，其中，图7显示为该制备方法形成的PMOS晶体管的结构示意图。
[0036]元件标号说明
[0037]I 衬底
[0038]2 沟槽
[0039]3 栅介质层
[0040]4 栅极[0041]5源极区域、漏极区域
[0042]51第一应力调节层
[0043]52第二应力调节层
[0044]53应力保持层
【具体实施方式】
[0045]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0046]请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0047]对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
[0048]但是，为了实现在 更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
[0049]有鉴于此，本发明提供了一种PMOS晶体管的制备方法，至少包括以下步骤:提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为:I)在所述衬底顶部预制备所述源极区域和漏极区域的位置分别形成沟槽；2)在所述沟槽中，先外延生长第一应力调节层，而后外延生长第二应力调节层，其中，所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大；3)重复步骤2)n次，η为整数且大于等于O ;4)当所述第二应力调节层的上表面与所述衬底的上表面在同一平面上时，在所述填充有第一应力调节层和第二应力调节层的沟槽上表面外延生长应力保持层，其中，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。
[0050]本发明在外延生长第二应力调节层时采用晶格常数比Ge元素更大的元素进行掺杂，使第二应力调节层形成绝大部分的源极区域和漏极区域，为沟道提供更大的压应力，使其具有更高的载流子迁移率，进而提高器件的工作电流；第二应力调节层与衬底之间形成的第一应力调节层作为应力缓冲层，以降低二者之间过大的晶格失配而引起的缺陷；同时，本发明采用应力保持层对在源极区域和漏极区域中外延生长的第一、第二应力调节层进行应力保持，避免源极区域和漏极区域应力释放；本发明的源极区域和漏极区域还采用相互间隔的第一、第二应力调节层构成的三明治结构，进一步降低第二应力调节层与衬底之间过大的晶格失配而引起的缺陷。
[0051]实施例一
[0052]如图1至图4所示，本发明提供一种PMOS晶体管的制备方法，所述制备方法至少包括以下步骤:提供一半导体衬底1，在预制备PMOS晶体管的衬底I顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为:
[0053]首先执行步骤I)，如图1所示，在所述衬底I顶部预制备所述源极区域和漏极区域的位置分别形成沟槽2，其中，所述沟槽2的截面的形状不限，可为圆形或sigma形状等，在本实施例中，沟槽2的截面形状如图1所示。需要指出的是，图1中，位于所述沟槽2之间且形成于衬底I表面的为栅介质层3及栅极4。
[0054]需要说明的是，所述衬底I的材料为S1、SihCx，SinyGeyCx，其中，x的范围为
0.01-0.1，y的范围为0.1-0.3。在本实施例一中，所述衬底I为体硅衬底，但并不局限于此，在另一实施例中，当衬底材料为硅时，所述衬底还可以为具有绝缘埋层的半导体衬底中的顶层硅。接着执行步骤2)。
[0055]在步骤2)中，如图2及图3所示，在所述沟槽2中，先外延生长第一应力调节层51，而后外延生长第二应力调节层52，其中，所述的衬底1、第一应力调节层51及第二应力调节层52的晶格常数依次增大；所述第一应力调节层51为SiGe层，所述第二应力调节层52为SiSn层或SiPb层；所述第一应力调节层的厚度为2~IOnm ;外延生长第一应力调节层51和/或第二应力调节层52时还同时通入含B元素的气体，以形成掺杂有B元素的第一应力调节层51和/或第二应力调节层52，以降低所述源极区域和漏极区域的电阻。
[0056]在本实施例一中，所述第一应力调节层51为SiGe层，所述第二应力调节层52为SiSn层。本实施例一中，温度为50(T80(TC时，在所述衬底I (Si)的沟槽2中外延生长第一应力调节层51，同时采用与衬底I (Si)为同一族的Ge元素进行掺杂生长，其中，该含Ge的掺杂源流量为0.1slm~1.0slm,通入时间为IOmin~30min ;进一步,在上述外延生长过程中，还通入含B元素的气体，以形成掺杂有B元素的第一应力调节层51(SiGe)，以降低所述第一应力调节层51的电阻，在本实施例一中，所述第一应力调节层51 (SiGe)的厚度优选为6nm ;而后温度为50(T80(rC时，在所述第一应力调节层51上继续外延生长第二应力调节层52，采用原子量及晶格常数比Ge元素更大的、且与衬底(Si)为同一族的Sn元素来代替Ge兀素进行掺杂,其中，该含Sn的掺杂源流量为0.1slnTl.0slm,通入时间为IOmin~60min,同时在外延生长过程中，还同时通入含B元素的气体，以形成掺杂有B元素的第二应力调节层52 (SiSn)，以降低所述第二应力调节层52的电阻。需要说明的是，在另一实施例中，当所述第二应力调节层为SiPb时，则采用Pb元素来代替Ge元素进行掺杂。
[0057]需要指出的是，由于Sn原子量及晶格常数比Ge元素更大，因此本实施例中，所述第二应力调节层52 (SiSn)比所述第一应力调节层51 (SiGe)对沟道区域的压应力更大，进一步实现沟道中更高的载流子迁移率，进而提高器件的工作电流；不过，外延生长时，若原子晶格失配过大，则外延层会产生裂痕，形成过多的缺陷，不仅影响外延的效果，而且造成源极、漏极区域的PN结位置处缺陷很大，造成器件漏电流增加，因此，在所述沟槽2中外延生长所述第二应力调节层52 (SiSn)之前，先在所述衬底(Si)上外延生长所述第一应力调节层51 (SiGe)，使所述第一应力调节层51 (SiGe)作为为应力缓冲层形成于所述第二应力调节层52 (SiSn)和衬底I (Si)之间，以降低所述第二应力调节层52 (SiSn)与衬底
(Si)之间过大的晶格失配而引起的缺陷，从而避免器件漏电流增大；进一步，所述第一应力调节层51 (SiGe)限制为2~10nm厚度的薄层，以保证在第一应力调节层51和第二应力调节层52的复合层中，所述第二应力调节层52占的比重远大于所述第一应力调节层51所占的比重，从而使所述复合层在增强压应力方面比传统单纯使用SiGe的效果更明显。接着执行步骤3)。
[0058]在步骤3)中，重复步骤2) η次，η为整数且大于等于O ;所述步骤3)中η大于等于I时，使外延生长在所述沟槽2中的第一应力调节层及第二应力调节层相互间隔以形成三明治结构；位于两个第一应力调节层51之间的第二应力调节层52的厚度为2(T30nm。在本实施例一中，所述η为0，则在所述沟槽2中，所述第一应力调节层51和第二应力调节层52各外延生长一层。需要指出的是，当η大于O时的具体情况请参阅实施例二。接着执行步骤4)。
[0059]在步骤4)中，如图4所示，当外延生长所述第二应力调节层52的上表面与所述衬底I的上表面在同一平面上时，在所述填充有第一应力调节层51和第二应力调节层52的沟槽2上表面外延生长应力保持层53，从而在所述衬底I中形成包含有第一应力调节层51、第二应力调节层52及应力保持层53的源极区域5和漏极区域5。其中，所述应力保持层53的材料与所述的第一应力调节层51或第二应力调节层52的材料一致，换言之，外延生长应力保持层53时也可同时通入含B元素的气体，以形成掺杂有B元素的应力保持层53，以降低所述应力保持层53的接触电阻；所述应力保持层53的厚度为l(T20nm。
[0060]需要说明的是，本发明采用应力保持层53对在源极区域和漏极区域中外延生长的第一应力调节层51和第二应力调节层52进行应力保持，避免所述源极区域和漏极区域应力释放。 [0061]在本实施例一中，所述应力保持层53的材料为含B掺杂元素的SiGe，其与所述第一应力调节层51的材料保持一致，且所述应力保持层53的厚度优选为15nm。
[0062]如图4所示,本发明还提供一种PMOS晶体管,所述PMOS晶体管至少包括:形成有沟道区域、源极区域及漏极区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力，所述源极区域和漏极区域形成在半导体衬底I顶部。
[0063]所述源极区域5和漏极区域5包括应力保持层53及位于所述应力保持层53下的m组依次叠加的第一应力调节层51和形成在所述第一应力调节层51上的第二应力调节层52，其中，m为整数且大于等于1，且所述的衬底1、第一应力调节层51及第二应力调节层52的晶格常数依次增大，所述应力保持层53的材料与所述的第一应力调节层51或第二应力调节层52的材料一致邱大于等于2时，相互间隔的第一应力调节层51和第二应力调节层52构成的三明治结构，其中，所述源极区域5和漏极区域5最下层的为第一应力调节层51，与所述应力保持层53相接触的为第m组第二应力调节层52，此时，位于两个第一应力调节层51之间的第二应力调节层52的厚度为2(T30nm ;所述衬底I的材料为S1、Si1^xCx,SinyGeyCx，其中，X的范围为0.1-0.1，y的范围为0.1-0.3 ;所述第一应力调节层51为SiGe层；所述第二应力调节层52为SiSn层或SiPb层；所述第一应力调节层51和/或第二应力调节层52中含有B掺杂元素，由于所述应力保持层53的材料与所述的第一应力调节层51或第二应力调节层52的材料一致，则所述应力保持层53中也可以含有B掺杂元素；所述第一应力调节层的厚度为2~10nm ;所述应力保持层的厚度为l(T20nm。
[0064]需要指出的是，所述第m组第二应力调节层52的上表面与衬底I的上表面形成一平面，且所述应力保持层53位于该平面上。[0065]在本实施例一中，如图4所示，所述源极区域5和漏极区域5中，m取值为1，换言之，所述源极区域5和漏极区域5包括应力保持层53及位于所述应力保持层53下的一层第一应力调节层51和形成在所述第一应力调节层51上的一层第二应力调节层52，且该第二应力调节层52的上表面与衬底I的上表面形成一平面，且所述应力保持层53位于该平面上；所述衬底I为体硅衬底，但并不局限于此，在另一实施例中，当衬底材料为硅时，所述衬底还可以为具有绝缘埋层的半导体衬底中的顶层硅；所述第一应力调节层51为SiGe，优选的厚度为6nm ;所述第二应力调节层52为SiSn层；所述第一应力调节层51和第二应力调节层52中含有B掺杂元素；所述应力保持层53的材料为SiGe，其与所述第一应力调节层51的材料保持一致，此时所述应力保持层53为含有B掺杂元素的SiGe，且所述应力保持层53的厚度优选为15nm。需要指出的是，m值大于等于2的具体情况请参阅实施例二。
[0066]本发明一种PMOS晶体管及其制备方法，为了进一步提高PMOS晶体管中源极区域和漏极区域对沟道的压应力，则本发明在源极区域和漏极区域外延生长时，采用原子量及晶格常数比Ge元素更大的、且与衬底为同一族的Sn元素或Pb元素来代替Ge元素进行掺杂，因此，从PMOS晶体管中源极区域和漏极区域对沟道产生压应力的角度而言，与现有技术中采用单纯的SiGe作为源极区域和漏极区域相比较，本发明采用晶格常数大于SiGe的第二应力调节层形成绝大部分的源极区域和漏极区域，能够为沟道提供更大的压应力，进一步实现沟道中更高的载流子迁移率，进而提高器件的工作电流；另外，本发明在第二应力调节层与衬底之间形成有第一应力调节层作为应力缓冲层，以降低第二应力调节层与衬底之间过大的晶格失配而引起的缺陷；同时，本发明采用应力保持层对在源极区域和漏极区域中外延生长的第一、第二应力调节层进行应力保持，避免源极区域和漏极区域应力释放；进一步，本发明的源极区域和漏极区域，还采用相互间隔的第一、第二应力调节层构成的三明治结构，在进一步降低第二应力调节层与衬底之间由于过大的晶格失配而引起的缺陷的同时，保证了本发明的三明治结构的源极区域和漏极区域与现有技术相比较能够为沟道提供较大的压应力。
[0067]实施例二
[0068]实施例二与实施例一的技术方案基本相同，不同之处仅在于，实施例一中制备方法的步骤3)中重复步骤2)n次，η取值为O ;实施例一中PMOS晶体管的所述源极区域和漏极区域中，m组第一应力调节层和第二应力调节层的m取值为I ;在本实施例二的制备方法中，步骤3)为重复步骤2) η次，η取值为大于O的整数；本实施例二的PMOS晶体管的所述源极区域和漏极区域中，m组第一应力调节层和第二应力调节层的m取值大于等于2，且m为整数。本实施例二中与实施例一的相同之处，在此不再 赘述，相关相同之处的具体描述请参阅实施例一。
[0069]如图5至图7所示，本发明提供一种PMOS晶体管的制备方法，所述制备方法的技术方案与实施例一中基本相同，其中，本实施例二的制备所述源极区域和漏极区域的具体步骤中，步骤I)及步骤2)的相关描述请参阅实施例一，在此不再一一赘述。接着执行步骤3)。
[0070]在步骤3)中，重复步骤2)n次，η为整数且大于等于O ;所述步骤3)中η大于等于I时，使外延生长在所述沟槽2中的第一应力调节层51及第二应力调节层52相互间隔以形成三明治结构；位于两个第一应力调节层51之间的第二应力调节层52的厚度为2(T30nm。[0071]在本实施例二中，如图5及图6所示，η取值为1，则步骤3)为重复步骤2)—次，从而在所述沟槽2中，所述第一应力调节层51和第二应力调节层52各外延生长两层，且所述第一应力调节层51及第二应力调节层52相互间隔形成三明治结构；所述第一应力调节层5的厚度为2?10nm，优选为6nm ;位于两个第一应力调节层51之间的第二应力调节层52的优选厚度为25nm。
[0072]需要指出的是，本实施例二的三明治结构的源极区域5和漏极区域5中，不仅在第二应力调节层52 (SiSn)和衬底(Si)之间形成有第一应力调节层51 (SiGe)，而且在两层第二应力调节层52 (SiSn)之间也形成有第一应力调节层51 (SiGe)，原因在于:虽然从压应力得到最大程度的增强角度而言，所述第二应力调节层52占的比重越大且所述第一应力调节层51所占的比重越小时，则提供的压应力为最佳情况，换言之，所述源极区域5和漏极区域5中只包含有一层第一应力调节层51及一层应力调节层52为最佳情况(如实施例一所述)，但有由于所述第一应力调节层51 (SiGe)限制在2?10nm，非常薄，则外延生长第二应力调节层52 (SiSn)时仍然可能会存在晶格错位(dislocation)的缺陷,从而使源极区域5和漏极区域5的缺陷增大，导致器件漏电流增大，因此，三明治结构是为了将第二应力调节层52 (SiSn)压应力增大的效果与其产生晶格缺陷进行折中而提出的。所述三明治结构最终目的仍是保证在源极区域5和漏极区域5中，与第一应力调节层51相比较，使第二应力调节层52占有绝大部分，从而发挥其压应力增大的效果。
[0073]需要进一步指出的是，本实施例二中，位于第二应力调节层52 (SiSn)和衬底(Si)之间的、及位于两层第二应力调节层52 (SiSn)之间的第一应力调节层51 (SiGe)起到过渡缓冲作用，用于调节晶格常数过大的失配，进一步降低第二应力调节层52与衬底I之间由于过大的晶格失配而引起的缺陷；同时，所述第一应力调节层51 (SiGe)限制为2?10nm厚度的薄层，以保证在第一应力调节层51和第二应力调节层52的复合层中，所述第二应力调节层52占的比重远大于所述第一应力调节层51所占的比重，从而使所述复合层在增强压应力方面比传统单纯使用SiGe的效果更明显，因此，本发明的三明治结构的源极区域和漏极区域与现有技术相比较能够为沟道提供较大的压应力。
[0074]接着执行与实施例一相同的步骤4)，具体相关描述请参阅实施例一及图7。
[0075]如图7所示，本发明还提供一种PMOS晶体管，在本实施例二中，所述PMOS晶体管的技术方案与实施例一基本相同，不同之处仅在于:本实施例二的m组第一应力调节层和第二应力调节层的m取值大于等于2，其余相同的相关描述请参阅实施例一的具体内容，在此不再一一赘述。
[0076]m大于等于2时，相互间隔的第一应力调节层51和第二应力调节层52构成的三明治结构，其中，所述源极区域5和漏极区域5最下层的为第一应力调节层51，与所述应力保持层53相接触的为第m组第二应力调节层52，此时，位于两个第一应力调节层51之间的第二应力调节层52的厚度为2(T30nm。
[0077]在本实施例二中，如图7所示，所述源极区域5和漏极区域5中，m取值为2，换言之，所述源极区域5和漏极区域5包括应力保持层53及位于所述应力保持层53下的两层第一应力调节层51和分别形成在各该第一应力调节层51上的第二应力调节层52，且相互间隔的第一应力调节层51和第二应力调节层52构成的三明治结构；该第二组第二应力调节层52的上表面与衬底I的上表面形成一平面，且所述应力保持层53位于该平面上；所述衬底I为体硅衬底；所述第一应力调节层51为SiGe，优选的厚度为6nm ;所述第二应力调节层52为SiSn层，位于两个第一应力调节层51之间的第二应力调节层52的厚度优选为25nm ；所述第一应力调节层51和第二应力调节层52中含有B掺杂元素；所述应力保持层53的材料为SiGe，其与所述第一应力调节层51的材料保持一致，此时所述应力保持层53为含有B掺杂元素的SiGe，且所述应力保持层53的厚度优选为15nm。
[0078]综上所述，本发明一种PMOS晶体管及其制备方法，为了进一步提高PMOS晶体管中源极区域和漏极区域对沟道的压应力，则本发明在源极区域和漏极区域外延生长时，采用原子量及晶格常数比Ge元素更大的、且与衬底为同一族的Sn元素或Pb元素来代替Ge元素进行掺杂，因此，从PMOS晶体管中源极区域和漏极区域对沟道产生压应力的角度而言，与现有技术中采用单纯的SiGe作为源极区域和漏极区域相比较，本发明采用晶格常数大于SiGe的第二应力调节层形成绝大部分的源极区域和漏极区域，能够为沟道提供更大的压应力，进一步实现沟道中更高的载流子迁移率，进而提高器件的工作电流；另外，本发明在第二应力调节层与衬底之间形成有第一应力调节层作为应力缓冲层，以降低第二应力调节层与衬底之间过大的晶格失配而引起的缺陷；同时，本发明采用应力保持层对在源极区域和漏极区域中外延生长的第一第二应力调节层进行应力保持，避免源极区域和漏极区域应力释放；进一步，本发明的源极区域和漏极区域，还采用相互间隔的第一、第二应力调节层构成的三明治结构，在进一步降低第二应力调节层与衬底之间由于过大的晶格失配而引起的缺陷的同时，保证了本发明的三明治结构的源极区域和漏极区域与现有技术相比较能够为沟道提供较大的压应力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0079]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种PMOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤:提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为: 1)在所述衬底顶部预制备所述源极区域和漏极区域的位置分别形成沟槽； 2)在所述沟槽中，先外延生长第一应力调节层，而后外延生长第二应力调节层，其中，所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大； 3)重复步骤2)n次，n为整数且大于等于O ; 4)当所述第二应力调节层的上表面与所述衬底的上表面在同一平面上时，在所述填充有第一应力调节层和第二应力调节层的沟槽上表面外延生长应力保持层，其中，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。
2.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于:所述步骤3)中n大于等于I时，使外延生长在所述沟槽中的第一应力调节层及第二应力调节层相互间隔以形成三明治结构。
3.根据权利要求1或2中任意一项所述的PMOS晶体管的制备方法，其特征在于:所述步骤2)中外延生长第一应力调节层和/或第二应力调节层时还同时通入含B元素的气体，以形成掺杂有B元素的第一应力调节层和/或第二应力调节层。
4.根据权利要求1或2所述的PMOS晶体管的制备方法，其特征在于:所述应力保持层的厚度为l0~20nm。
5.根据权利要求1或2所述的PMOS晶体管的制备方法，其特征在于:所述第一应力调节层的厚度为2~10nm。
6.根据权利要求2所述的PMOS晶体管的制备方法，其特征在于:位于两个第一应力调节层之间的第二应力调节层的厚度为2(T30nm。
7.根据权利要求1或2所述的PMOS晶体管的制备方法，其特征在于:所述衬底材料为S1、SipxCx或Si1TyGeyCx的任意一种，其中，X的范围为0.01~0.1，y的范围为0.1~0.3 ;所述第一应力调节层为SiGe层；所述第二应力调节层为SiSn层或SiPb层。
8.—种PMOS晶体管，其特征在于，所述PMOS晶体管至少包括: 形成有沟道区域、源极区域及漏极区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力，所述源极区域和漏极区域形成在半导体衬底顶部； 所述源极区域和漏极区域包括应力保持层及位于所述应力保持层下的m组依次叠加的第一应力调节层和形成在所述第一应力调节层上的第二应力调节层，其中，m为整数且大于等于1，且所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。
9.根据权利要求8所述的PMOS晶体管，其特征在于:m大于等于2时，相互间隔的第一应力调节层和第二应力调节层构成的三明治结构。
10.根据权利要求8或9所述的PMOS晶体管，其特征在于:所述第一应力调节层和/或第二应力调节层中含有B掺杂元素。
11.根据权利要求8或9所述的PMOS晶体管，其特征在于:所述应力保持层的厚度为10~20nm。
12.根据权利要求8或9所述的PMOS晶体管，其特征在于:所述第一应力调节层的厚度为2~10nm。
13.根据权利要求9所述的PMOS晶体管，其特征在于:位于两个第一应力调节层之间的第二应力调节层的厚度为2(T30nm。
14.根据权利要求8或9所述的PMOS晶体管，其特征在于:所述衬底材料为S1、SihCx或Si1^GeyCx的任意一种，其中，X的范围为0.01-0.l，y的范围为0.1-0.3 ;所述第一应力调节层为SiGe 层；所述第二应力调节层为SiSn层或SiPb层。
【文档编号】H01L29/06GK103928336SQ201310015010
【公开日】2014年7月16日 申请日期:2013年1月16日 优先权日:2013年1月16日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司