专利名称：具有边缘终端结构的半导体器件的制作方法
技术领域：
本发明的实施例涉及一种半导体器件，特别是涉及一种具有边缘终端(edgetermination)的垂直功率半导体器件。
背景技术：
诸如功率二极管、功率MOSFET(金属氧化物半导体场效应晶体管)、功率IGBT(绝缘栅双极晶体管)或功率晶闸管之类的功率半导体器件被设计来经受住高的阻断电压。那些功率器件包括被形成在P型掺杂半导体区与η型掺杂半导体区之间的ρη结。当ρη结被反向加偏压时，该部件阻断(被关断)。在这种情况下，耗尽区或空间电荷区域在P型掺杂区和η型掺杂区中传播。经常,这些半导体区中的一个比这些半导体区中的另一个更轻地被掺杂，使得耗尽区主要在更轻地被掺杂的区中延伸，所述更轻地被掺杂的区主要支持被施加在ρη结上的电压。支持阻断电压的半导体区在二极管或晶闸管中被称为基区，而在MOSFET或IGBT中被称为漂移区。ρη结的支持高电压的能力通过雪崩击穿现象来限制。当被施加在ρη结上的电压增加时，半导体区中的形·成ρη结的电场增加。该电场结果形成存在于半导体区中的移动电荷载流子的加速。当电荷载流子由于电场被加速来使得这些电荷载流子通过碰撞电离而创建电子-空穴对时，雪崩击穿发生。通过碰撞电离所创建的电荷载流子创建了新的电荷载流子，使得存在倍增效应。在雪崩击穿刚一开始，显著的电流在相反的方向上沿ρη结流过。雪崩击穿以其开始的电压被称为击穿电压。雪崩击穿以其开始的电场被称为临界电场(Erait)。临界电场的绝对值主要与用于形成Pn结的半导体材料的类型有关，并且微弱地与更轻地被掺杂的半导体区的掺杂浓度有关。临界电场是针对如下半导体区所限定的理论值:所述半导体区在垂直于电场的场强矢量的方向上具有无穷的大小。然而，功率半导体部件具有为有限大小的半导体本体，所述半导体本体通过横向方向上的边缘表面来终止。在垂直功率半导体器件中，其中所述垂直功率半导体器件是其中Pn结主要在半导体本体的水平面中延伸的半导体器件，ρη结经常并不延伸到半导体本体的边缘表面，而是在横向方向上远离半导体本体的边缘表面。在这种情况下，半导体本体的在横向方向上毗连ρη结的半导体区(边缘区)也不得不经受住阻断电压。边缘区可以被实施为具有与基区或漂移区相同的掺杂浓度的掺杂区。然而，在这种情况下，在半导体本体的横向方向上的边缘区的尺寸至少是在垂直方向上的漂移区的尺寸(长度)。根据想要的电压阻断能力，漂移区的长度可以是高达数个10微米(μ m)或更多，使得相对应的边缘终端会是占地面积非常大的。为了减少边缘区中的为了经受住阻断电压所要求的空间，具有被布置在沟槽中的垂直介电层的边缘终端可以被提供。为了支持高电压，厚的介电层被要求。然而，沟槽中的厚的介电层可以弓I起半导体本体中的机械应力。
因此，存在对于具有有效的并且空间节省的边缘终端的半导体器件的需求。
发明内容
一个实施例涉及一种包括半导体本体的半导体器件，所述半导体本体具有第一表面、内部区和边缘区。该半导体器件进一步包括在内部区和边缘区中的第一掺杂类型的第一掺杂器件区、与第一器件区一起在内部区中形成器件结的第二器件区以及从第一表面延伸到半导体本体中的多个介电区，其中在半导体本体的横向方向上邻近的两个介电区通过半导体台面(mesa)区被分离。此外，电阻层被连接到第二器件区并且被连接到至少一个半导体台面区。在阅读下面的详细描述时，并且在观察附图时，本领域技术人员将认识到附加特征和优点。
现在将参照这些图解释例子。这些图用来图示基本原理，使得只有对于理解基本原理所需的方面被图示。这些图是不成比例的。在这些图中，相同的参考符号标明同样的特征。图1图示了根据·第一实施例的具有边缘终端结构的半导体器件的垂直横截面视图。图2图示了包括具有同心介电区的边缘终端的半导体器件的水平横截面视图。图3图示了包括具有形成螺旋的多个介电区的边缘终端的半导体器件的水平横截面视图。图4示意性地图示了当半导体器件正阻断时在边缘端子结构中的电场。图5图示了根据第二实施例的具有边缘终端的半导体器件的垂直横截面视图。图6图示了根据第三实施例的具有边缘终端的半导体器件的垂直横截面视图。图7图示了根据第四实施例的具有边缘终端的半导体器件的垂直横截面视图。图8图示了根据第五实施例的具有边缘终端的半导体器件的垂直横截面视图。图9图示了根据第一实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。图10图示了根据第二实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。图11图示了根据第三实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。图12图示了根据第四实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。图13图示了被实施为二极管的半导体器件的垂直横截面视图。图14图示了被实施为MOS晶体管的半导体器件的垂直横截面视图。
具体实施例方式在下面的详细描述中，参照附图，所述附图形成了所述详细描述的部分，并且在所述附图中其中可以实践本发明的特定实施例通过图示被示出。在这个方面，诸如“顶”、“底”、“前”、“后”、“前置的(leading)”、“尾随的(trailing)”等之类的定向术语参照正在被描述的图的取向被使用。因为实施例的部件可以被定位在多个不同的取向上，所以所述定向术语被用于说明的目的，并且决不是进行限制的。要理解的是，其它实施例可以被利用，并且可以进行结构改变或逻辑改变，而不离开本发明的范围。因此，下面的详细描述并不在限制的意义上被采取，并且本发明的范围通过所附的权利要求书来限定。要被理解的是，这里所描述的各种示例性实施例的特征可以被彼此组合，除非另外特别注明。图1图示了根据第一实施例的半导体器件的垂直横截面视图。该半导体器件包括半导体本体100，所述半导体本体100具有第一表面101、内部区110和边缘区120。图1图示了在垂直截面平面中的半导体器件，所述垂直截面平面是垂直于第一表面101的截面平面。半导体本体100包括诸如例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)等等之类的常规的半导体材料。参照图1，第一掺杂类型的第一掺杂器件区11被布置在内部区110和边缘区120中。第二器件区21与第一器件区11 一起在内部区110中形成结J。结J是ρη结或肖特基(Schottky)结。在第一种情况下，另一器件区21是为与第一掺杂类型互补的第二掺杂类型的半导体区。在第二种情况下，另一器件区21是肖特基区或肖特基金属，诸如例如铝(Al )、硅化钨(WSi )、硅化钽(TaSi )、硅化钛(TiSi )、硅化钼(PtSi)或硅化钴(CoSi )。第一器件区11经由另一掺杂器件区22被电耦合到或连接到第一电极或端子31，所述另一掺杂器件区22具有比·第一器件区11更高的掺杂浓度，并且第二器件区21被电耦合到第二电极或端子32。第一器件区11在下面也被称为漂移区或基区。该半导体器件在边缘区120中进一步包括具有多个介电区41的边缘终端结构40。该半导体器件可以包括其它器件特征，诸如例如当该半导体器件被实施为MOS晶体管时，该半导体器件可以包括栅电极。然而，在图1中，以及在图2至12中，只有半导体器件的对于理解边缘终端结构40在结J被反向加偏压时的工作原理所需的那些特征被图示。边缘终端结构40可以被使用在包括漂移区(诸如在图1中所图示的漂移区11)和结(诸如在图1中所图示的在漂移区11与第二器件区21之间的结J)的任何半导体器件中。具有漂移区以及在漂移区与第二器件区之间的结的半导体器件是例如诸如MOSFET (金属氧化物栅场效应晶体管)或IGBT (绝缘栅双极晶体管)之类的MOS晶体管、p-1-n 二极管、肖特基二极管、JFET (结型场效应晶体管)。器件结J所位于的内部区110也可以被称为半导体器件的有源区。边缘区120在半导体本体100的横向方向上毗连内部区或有源区110，并且围绕内部区110。半导体本体100的“横向方向”是平行于半导体本体100的第一表面101的方向。由于边缘区120围绕有源区110，所以边缘区120总是位于有源区110与半导体本体100的边缘表面102之间。“边缘表面”102是半导体本体100的在横向方向上终止半导体本体100的表面。参照图1，边缘区120可以毗连边缘表面102。然而，边缘区120不一定需要毗连边缘表面102。根据另一实施例(未被图示)，边缘区120也可以位于内部区110与被实施在半导体本体100中的另一半导体器件(未被图示)的有源区之间。因而，边缘区120和被实施在边缘区120中的边缘终端结构40 “终止了”具有有源区110的半导体器件，而不一定终止了附加的半导体器件可以被实施在其中的半导体本体100。换句话说，在一个半导体本体100中，两个或更多个半导体器件可以被单片集成，在那里这些半导体器件中的每个都具有它自己的终端系统。根据每个集成的半导体器件的需求、尤其是想要的电压阻断能力，单个半导体器件的这些终端系统可以彼此不同。参照图1，边缘终端结构40包括多个介电区41，所述多个介电区41中的每个都从第一表面101延伸到半导体本体100中。在图1中，三个介电区41被图示。然而，这仅仅是例子。根据半导体器件的想要的电压阻断能力，介电区41的总数目可以被任意选择。一般而言，当想要的电压阻断能力增加时，被要求的介电区41的数目增加。参照图1，各个单独的介电区41在横向方向上面背着内部区110被隔开，并且半导体台面区12被布置在两个邻近的介电区41之间。半导体台面区12可以具有与漂移区11相同的掺杂类型。然而，半导体台面区12的掺杂浓度可以不同于漂移区11的掺杂浓度。例如，漂移区11的掺杂浓度在lel2cnT3到lel6cnT3之间。介电区41包括例如氧化物、氮化物、气体、真空等等。根据一个实施例，介电区41是包括仅仅一种介电材料的均匀区。根据另一实施例，介电区41·是包括具有不同介电材料的数个层的复合区。这些层可以在半导体本体100的垂直方向上和/或在半导体本体100的横向方向上被堆叠。参照图1，边缘终端结构40进一步包括被连接到第二器件区21并且被连接到至少一个半导体台面区12的电阻层42。在图1中所图示的实施例中，电阻层42被连接到半导体台面区12中的每个，其中每个台面区12都位于两个邻近的介电区41之间。在电阻层42与第二器件区21之间的电连接C仅仅在图1中被示意性地图示。边缘终端结构40进一步包括掺杂类型与漂移区11相同的外部掺杂区13。外部区13邻近在横向方向上面背着内部区110的最外部的介电区41。“最外部的介电区”41是在半导体本体100的横向方向上位于最远离内部区110的介电区。根据一个实施例(在图1中以短划线图示)，电阻层42也被连接到外部掺杂区13。另外，第二电连接D可以可选地被放置在电阻层42与毗连半导体本体100的边缘表面102的半导体表面之间，和/或可以可选地被放置在电阻层42与第一电极或端子31之间。电连接D在图1中仅仅(以短划线)被示意性地图示，在这种情况下，所述电连接D在电阻层42与毗连边缘表面102的半导体表面之间。在图1中所图示的实施例中，器件结J远离最内部的介电区41。“最内部的介电区”41是最接近于内部区110的介电区。根据另一实施例(在图1中以短划线图示)，器件结J在半导体本体100的横向方向上延伸到最内部的介电区41。图2图示了具有边缘端子结构40的半导体器件的水平横截面视图。图2示出了在水平截面平面A-A中的半导体器件，所述水平截面平面A-A在第一表面101下面并且在第二器件区21和介电区41的区中延伸穿过半导体本体100。参照图2，介电区41可以被实施为分别在内部区110和第二器件区21周围的同心环。在图2的半导体器件中，这些同心环是矩形环。然而，这仅仅是例子。这些环也可以利用诸如椭圆形式或圆形形式之类的任何其它类型的环的形式来实施。在图2的实施例中，半导体本体100在水平面中也是矩形的，并且各个单独的环形介电区41的截面平行于半导体本体100的边缘表面102延伸。然而，使介电区41的截面与半导体本体100的边缘表面102平行地延伸仅仅是例子。其它实施例将参照图11和12在下面被解释。图3图示了根据另一实施例的具有边缘终端结构的半导体器件的水平横截面视图。在该实施例中，各个单独的介电区41均具有带有第一端41i和第二端412的开环的形式。介电区41之一的第一和第二端41p412在图3中被指示。两个邻近的介电区41在这些端中的一个处彼此毗连，使得各个单独的介电区41形成围绕内部区110的螺旋。虽然在图3中各个单独的介电区41具有矩形开环的形式，但是诸如椭圆环或圆环之类的其它形式的开环也可以被实施。具有边缘终端结构40的半导体器件的工作原理在下面被解释。只是为了解释的目的，假设器件结J是在η型掺杂的第一器件区11与P型掺杂的第二器件区21之间的ρη结。第二器件区的最大掺杂浓度例如在lel7Cm_3到le21Cm_3之间。进一步假设，第一器件区11的掺杂浓度比第二器件区21的最大掺杂浓度低很多(为第二器件区21的最大掺杂浓度的至多10分之一)。为了解释的目的，进一步假设半导体器件正阻断，这意味着半导体器件被操作来使得Pn结J是反向加偏压的。通过在第一端子31与第二端子32之间施加正电压，ρη结可以是反向加偏压的。当正电压被施加在第一端子31与第二端子32之间时，在第三器件区22与第二器件区21之间存在电压差。该电压差引起耗尽区(空间电荷区)在第一器件区11中以及在从ρη结J开始的第二器件区21中扩张。当电压增加时，耗尽区在第三器件区22的方向上更深地扩张到·半导体本体100中。第三器件区22是掺杂浓度例如大于lel9cnT3的相对高掺杂的区。外部区13被电耦合到第三器件区22，使得不仅在半导体本体100的垂直方向上在第三器件区22与第二器件区21之间存在电压差，而且在半导体本体100的横向方向上在外部区13与第二器件区21之间也存在电压差。因而，耗尽区也在边缘区120中并且特别是在台面区12中扩张。由于漂移区11的掺杂浓度经常比本体区21的掺杂浓度低很多，所以耗尽区主要在漂移区11中扩张，但是也延伸到本体区100中。当耗尽区在第一器件区11中扩张或传播时，掺杂剂原子在第一器件区11中和在第二器件区21中被电离，使得第一器件区11中的每个被电离的掺杂剂原子都在第二器件区21中具有相对应的被电离的掺杂剂原子。第一器件区11和第二器件区21中的一些被电离的掺杂剂原子在图1中示意性地被图示。η型第一器件区11中的掺杂剂原子的电离结果形成第一器件区11中的正电荷，而第二器件区21中的P型掺杂剂原子的电离结果形成第二器件区21中的负掺杂剂电荷。同等地，耗尽区在边缘区120中的扩张或传播与边缘区120中的掺杂剂原子的电离以及第二器件区21中的相对应的掺杂原子的电离相关联。边缘区120和第二器件区21中的这些被电离的掺杂剂原子中的一些在图1中也示意性地被图
/Jn ο在边缘区120中，对应于第二器件区21中的被电离的掺杂剂原子的“反电荷”可以是台面区12和外部区13中的被电离的掺杂剂原子，并且可以是接近于在介电区41与周围的半导体区(诸如台面区12和外部区13)之间的界面或在该界面处的电荷。根据一个实施例，半导体台面区12具有比漂移区11更高的掺杂浓度。在这种情况下，半导体台面区12显著地贡献于在边缘区120中提供被电离的掺杂剂原子。根据另一实施例，半导体台面区12具有与漂移区11相同的掺杂浓度，或者具有比漂移区11甚至更低的掺杂浓度。在该实施例中，外部区13可以具有比漂移区11的掺杂浓度更高的掺杂浓度。在该实施例中，外部区13显著地或主要地贡献于在边缘区120中提供被电离的掺杂剂原子。根据另一实施例，外部区13中的掺杂浓度与漂移区11的掺杂浓度相比只是局部地增加，所述外部区13即围绕最外部的介电区41和/或毗连在横向方向上朝着第二器件区21的最外部的介电区41的一个或多个介电区41的区。通常，台面区12的掺杂浓度可以在漂移区11的掺杂浓度的近似1%到200%之间的范围内。外部区13的最大掺杂浓度或围绕最外部的介电区41的更高的最大掺杂可以甚至超过漂移区11的掺杂大于10倍。图4图示了边缘区120中的沿着在根据图1的半导体器件的横向方向X上延伸的
线的电场E的绝对值|5|。在图1
和4中，xO是在半导体本体100的横向方向上接近于ρη结的位置。位置χΟ位于第二器件区21中。位置Xl是电场强度的绝对值减少到零的位置。在图4中所示的实施例中，外部区13的掺杂浓度与台面区12中的掺杂浓度相比可以至少局部地增加。这导致电场E的急剧减少。因而，在图4中所示的情况下，位置Xl位于外部区13中。然而，也可能的是，位置Xl可以位于台面区12之一中(在图4中·未示出)。参照图4，电场强度的绝对值具有局部最大值和局部最小值。局部最大值在具有比半导体本体100的半导体材料更高的介电强度的介电区41中。最小值在半导体台面区12中。在图4中所图示的实施例中，当在方向X上从半导体台面区12出发到另一半导体台面区12时，半导体台面区12中的电场强度的绝对值并没有显著减少。这是如下指示:在具有如在图4中所图示的特性的半导体器件中，台面区12的掺杂浓度是相对低的，使得台面区12并不显著贡献于在边缘区120中提供被电离的掺杂剂原子。在该半导体器件中，(被要求来生成电场的)被电离的掺杂剂原子的大多数被提供在外部区13中。根据一个实施例,夕卜部区13包括充当场阑区(field stop region)的更高掺杂的半导体区。该更高掺杂的区14在图1中以虚线被图示。该区的最大掺杂浓度是漂移区域11的掺杂浓度的10倍或更高，或者为约lel7cnT3或更多。当在台面区12中以及在台面区12与介电区41之间的界面处提供足够的电荷时，横向场阑14可以被省略。根据一个实施例，半导体本体100的半导体材料是娃,而介电区41包括氧化硅。通常公知的是，在硅与氧化硅之间的界面处可以存在不同类型的电荷，诸如界面陷阱电荷、氧化物陷阱电荷或固定氧化物电荷。那些电荷的存在或生成可以由被用来生成介电区41的特定工艺影响。例如通过在第一表面101中形成沟槽以及热氧化沟槽的侧壁直到沟槽被完全地填充，这些介电区41被生成。可替换地，沟槽的表面可以被热氧化，并且剩下的空隙可以用另一电介质来填充。这个其它电介质可以包括氧化物、氮化物、气体、真空或者所提到的材料中的一个或多个的组合。例如，为了在介电区41与台面区12之间的界面处生成负电荷，在氧化工艺期间，氧化物可以用铝(Al)掺杂。为了生成正电荷，氧化物可以用铯(Cs)掺杂。半导体器件的横向位置Xl与xO之间的电压对应于电场强度的绝对值的积分。依靠具有比半导体材料更高的介电强度的介电区41，在xl与xO之间可以被支持的电压远高于如果介电区41曾被省略的话的可以被支持的电压。换句话说，与没有介电区41并且具有相同的电压阻断能力的边缘终端结构相比，介电台面区41帮助减少了边缘终端结构40的宽度。被要求的介电区41的数目与想要的电压阻断能力有关。在图4中所图示的模拟基于具有十一个介电区41的半导体器件。然而，根据想要的电压阻断能力，多于十一个或少于i^一个的介电区41可以被提供。例如，在横向方向上能够支持为600V的电压的边缘终端结构40可能只具有为约15 μ m的宽度,而没有介电区的常规的边缘终端结构具有为100 μ m或更多的宽度。边缘终端结构的“宽度”是边缘终端结构40在横向方向X上的尺寸。这个宽度主要地通过介电区41和台面区12来限定。边缘终端(ET) 40的电压阻断能力UET_MX可以如下被近似:
权利要求
1.一种半导体器件，其包括: 半导体本体，所述半导体本体包括第一表面、内部区和边缘区； 在内部区和边缘区中的第一掺杂类型的第一掺杂器件区； 第二器件区，所述第二器件区与第一器件区一起在内部区中形成器件结； 多个至少两个介电区，所述多个至少两个介电区从第一表面延伸到半导体本体中，其中在半导体本体的横向方向上邻近的两个介电区通过半导体台面区被分离；以及电阻层，所述电阻层被连接到第二器件区并且被连接到至少一个半导体台面区。
2.根据权利要求1所述的半导体器件，其中，电阻层具有在1θ3Ω_2/πι到1θ7Ω_2/πι之间的电阻率。
3.根据权利要求1所述的半导体器件，其中，电阻层包括半绝缘材料。
4.根据权利要求3所述的半导体器件，其中，半绝缘材料是非晶的或多晶的半导体材料。
5.根据权利要求4所述的半导体器件，其中，半导体材料包括SiC、GaN、GaAs、AlGaN和Si中的一个。
6.根据权利要求4所述的半导体器件，其中，半绝缘材料包括掺杂玻璃、DLC或aC:H。
7.根据权利要求1所述的半导体器件，其中，介电区是环形的，并且围绕内部区。
8.根据权利要求1所述的半导体器件，其中，介电区是环段并且彼此毗连，使得介电区形成围绕器件结的螺旋。
9.根据权利要求1所述的半导体器件，进一步包括: 边缘表面；以及 第一掺杂类型的外部掺杂区，所述第一掺杂类型的外部掺杂区在边缘表面与介电区之间，并且具有比内部区中的第二器件区更高的掺杂浓度。
10.根据权利要求9所述的半导体器件，其中，电阻层被连接到外部掺杂区。
11.根据权利要求1所述的半导体器件，其中，电阻层是连续层。
12.根据权利要求1所述的半导体器件，其中，电阻层包括远离的数个层段。
13.根据权利要求1所述的半导体器件，其中，每个层段都被连接到第二器件区，并且被连接到至少一个半导体台面区。
14.根据权利要求13所述的半导体器件，进一步包括多个台面区，其中每个层段都被连接到所述台面区中的每个。
15.根据权利要求1所述的半导体器件，其中，电阻层包括至少一个拉长的层段。
16.根据权利要求15所述的半导体器件，其中，至少一个拉长的层段垂直于第二器件区的边缘延伸。
17.根据权利要求15所述的半导体器件，其中，至少一个拉长的层段具有纵向方向，并且其中为在10°到80°之间的角度在第二器件区的边缘与纵向方向之间。
18.根据权利要求17所述的半导体器件，其中，在第二器件区的边缘与纵向方向之间的角度在30°到60。之间。
19.根据权利要求1所述的半导体器件，其中，介电区的数目在3到20之间，或者在3到10之间。
20.根据权利要求1所述的半导体器件， 其中，一个介电区的宽度在0.05μπι到20 μ m之间，或者在0.05μπι到5μπι之间。
21.根据权利要求1所述的半导体器件，进一步包括: 在半导体本体的垂直方向上远离第二器件区的另一掺杂器件区。
22.根据权利要求21所述的半导体器件，其中，介电层延伸至另一掺杂器件区，或延伸到所述另一掺杂器件区中。
23.根据权利要求21所述的半导体器件，其中，介电层远离另一掺杂器件区。
24.根据权利要求1所述的半导体器件 ，其中，半导体器件是MOSFET、IGBT、晶闸管、BJT、结型二极管或肖特基二极管中的一个。
全文摘要
本发明涉及具有边缘终端结构的半导体器件。半导体器件包括含有第一表面、内部区和边缘区的半导体本体、在内部区和边缘区中的第一掺杂类型的第一掺杂器件区、与第一器件区一起在内部区中形成器件结的第二器件区以及从第一表面延伸到半导体本体中的多个至少两个介电区。在半导体本体的横向方向上邻近的两个介电区通过半导体台面区被分离。半导体器件进一步包括被连接到第二器件区并且被连接到至少一个半导体台面区的电阻层。
文档编号H01L29/06GK103227193SQ20131003825
公开日2013年7月31日 申请日期2013年1月31日 优先权日2012年1月31日
发明者F.希尔勒, A.毛德, H-J.舒尔策 申请人:英飞凌科技奥地利有限公司