半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本申请提供一种半导体器件及其制造方法。该半导体器件制备方法包括：步骤S1，在衬底上分别形成第一栅极和第二栅极；步骤S2，在衬底上沉积第一外延阻挡层，并在第二区域上形成第一保护层；步骤S3，去除第一区域上的第一外延阻挡层；步骤S4，去除第一保护层，并在第一区域上生长第一半导体材料；步骤S5，在衬底上沉积第二外延阻挡层，并在第一区域上形成第二保护层；步骤S6，去除第二区域上的第一和第二外延阻挡层；步骤S7，去除第二保护层，并在第二区域上生长第二半导体材料；以及步骤S8，去除沉积在第一区域上的第二外延阻挡层，得到半导体器件。本申请提供的半导体器件制造方法步骤少，操作简单，还可避免空穴的形成。
【专利说明】
【技术领域】
[0001] 本申请涉及半导体器件设计及半导体制造工艺领域，尤其涉及一种具有外延半导 体层的半导体器件及其制造方法。 半导体器件及其制造方法

【背景技术】
[0002] 自从集成电路问世以来，集成电路工业迅猛发展，成为发展最快的一项工业。集成 度作为衡量集成电路发展的指标之一，基本上遵循着著名的摩尔定律，即集成度每18个月 翻一番。集成度的不断提高，要求器件尺寸也需要不断的缩小。当器件的尺寸越来越小，人 们面临的挑战也越来越多。
[0003] 在金属-氧化层-半导体-场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET)制造领域中，由于外延生长的新单晶层可在导电类型、 电阻率等方面与衬底不同，从而大大提高了器件设计的灵活性和器件性能，因此外延生长 技术已经被广泛使用。现有外延生长技术是通过在P型器件上外延生长SiGe，在N型器件 上外延生长Si，从而提升半导体器件的源/漏极。但这种工艺往往会在栅极和变形的源/ 漏极之间形成空穴（void)，并且这种双外延生长工艺步骤繁多，因此该工艺并没有在工业 中广泛使用。


【发明内容】

[0004] 本申请提供一种半导体器件的制备方法，该方法工艺简单，提升了半导体器件上 的源/漏极，解决了现有双外延技术工艺复杂、形成空穴等问题。
[0005] 本申请提供的半导体器件制造方法包括以下步骤：步骤S1，在衬底的第一和第二 区域上分别形成第一栅极和第二栅极；步骤S2,在第一和第二区域上沉积第一外延阻挡 层，并在第二区域上形成第一保护层；步骤S3,去除第一区域上的第一外延阻挡层；步骤 S4,去除第一保护层，并在第一区域的衬底上外延生长第一半导体材料；步骤S5,在所述第 一和第二区域上沉积第二外延阻挡层，并在所述第一区域上形成第二保护层；步骤S6,去 除所述第二区域上的第一和第二外延阻挡层；步骤S7,去除所述第二保护层，并在所述第 二区域的衬底上外延生长第二半导体材料；以及步骤S8,去除沉积在所述第一区域上的第 二外延阻挡层，得到半导体器件。
[0006] 本申请还提供了一种半导体器件，该半导体器件包括：衬底，具有将衬底分离为 第一区域和第二区域的沟槽结构；形成于第一区域的第一栅极；形成于第二区域的第二栅 极；第一源/漏极，其上表面高于衬底的上表面，并且位于第一栅极的两侧；第二源/漏极， 其上表面高于衬底的上表面并位于第二栅极的两侧。
[0007] 本申请提供的半导体器件制备方法，步骤少，操作简单，相比于现有双外延工艺更 适合工业化生产，另外，在外延过程中通过控制第一和第二源/漏极的大小可避免半导体 器件中空穴的产生，从而提高了半导体器件的性能。

【专利附图】

【附图说明】
[0008] 图1示出了本申请提供的优选实施方式的半导体器件制备方法的流程图；
[0009] 图2示出了在半导体器件上沉积第一外延阻挡层后的半导体器件剖面结构示意 图；
[0010] 图3示出了在图2所示半导体器件上沉积第一保护层后的半导体器件剖面结构示 意图；
[0011] 图4示出了去除图3所示半导体器件第一区域上的第一外延阻挡层，并实施沟槽 刻蚀后的半导体器件剖面结构示意图；
[0012] 图5示出了在图4所示半导体器件的第一区域上生长第一半导体材料后的半导体 器件剖面结构示意图；
[0013] 图6示出了在图5所示半导体器件上形成第二外延阻挡层后的半导体器件剖面结 构示意图；
[0014] 图7示出了在图6所示半导体器件上沉积第二保护层后的半导体器件剖面结构示 意图；
[0015] 图8示出了去除图7所示半导体器件第二区域上的第一和第二外延阻挡层，并在 第二区域上沉积第二半导体材料并去除第二保护层后的半导体器件剖面结构示意图；
[0016] 图9示出了在保护层的保护下，去除图8所示半导体器件第一区域上的第二外延 阻挡层后的半导体器件剖面结构示意图；
[0017] 图10示出了本申请提供的优选实施方式的半导体器件剖面结构示意图。

【具体实施方式】
[0018] 下面将结合本申请的【具体实施方式】，对本申请的技术方案进行详细的说明，但如 下实施例仅是用以理解本申请，而不能限制本申请，本申请中的实施例及实施例中的特征 可以相互组合，本申请可以由权利要求限定和覆盖的多种不同方式实施。
[0019] 需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根 据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式 也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于"包含"和/或"包 括"时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0020] 现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性 实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方 式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示 例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层 和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0021] 图1示出了本申请所提供的半导体器件制备方法的流程图。该制备方法的制备过 程依次包括：从步骤S1开始，首先在衬底的第一和第二区域上分别形成第一栅极和第二栅 极；然后进行步骤S2,在第一和第二区域上沉积第一外延阻挡层，并在第二区域上形成第 一保护层；随后进行步骤S3,去除第一区域上的第一外延阻挡层；接着进行步骤S4,去除第 一保护层，并在第一区域的衬底上外延生长第一半导体材料；然后是步骤S5,在第一和第 二区域上沉积第二外延阻挡层，并在第一区域上形成第二保护层；进行步骤S6,去除第二 区域上的第一和第二外延阻挡层；进行步骤S7,去除第二保护层，并在第二区域的衬底上 外延生长第二半导体材料；最后进行步骤S8,去除沉积在第一区域上的第二外延阻挡层， 制备得到半导体器件。
[0022] 图2-9示出了本申请提供的半导体器件制备方法不同步骤中半导体器件200的横 截面示意图。其中，作为优选的【具体实施方式】，半导体器件200包括PM0S器件以及NM0S器 件，下文将直接以该优选【具体实施方式】为例，说明本申请提供制备方法的具体步骤。需要注 意的是，图2-9仅为示意图，其目的在于简洁、清楚地阐述本申请所提出的发明构思。
[0023] 图2示出了在包括衬底210,第一栅极240以及第二栅极250的半导体器件200上 沉积第一外延阻挡层270后的半导体器件200剖面结构示意图。通过CMOS制备工艺在衬 底210的有源区上形成了第一区域220 (P型金属氧化物半导体器件，PM0S)以及第二区域 230(N型金属氧化物半导体器件，NM0S)。衬底210可以是硅衬底，也可以具有掺杂区域；在 衬底210上还进一步包括多个绝缘沟槽结构（STI)以隔离半导体上的多个有源区。STI的 形成步骤包括：在衬底上刻蚀沟槽，用SiO或SiN等材料填充沟槽，最终形成STI结构。这 种形成STI结构的方法及填充材料均为现在材料，在此不再赘述。
[0024] 结合步骤S1以及图2可以看出，首先在衬底210的第一区域220和第二区域230 上分别形成第一栅极240和第二栅极250,并在第一栅极240和第二栅极250的侧壁上形 成侧壁层260。第一栅极240包括第一栅介电层242和第一栅电极244,第二栅极250包括 第二栅介电层252和第二栅电极254。第一栅介电层242和第二栅介电层252可以选自二 氧化硅、氮化硅、高K介电材料或者其他适合的材料；高K介电材料可以是LaO, A10, ZrO， TiO, Ta205, Υ2〇3, SrTi03, BaTi03, BaZrO, Hf3Zr0, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, A1203, Si3N4以及其他适合的材料。形成第一和第二栅介电层的方法包括原子层沉积、化学 气相沉积，物理气相沉积，热氧化、UV-臭氧氧化（uv-ozone oxidation)或上述方法的结合。 形成第一栅电极244和第二栅电极254的材料可以是多晶硅，例如，通过将51比气体应用 到化学气相沉积工艺中即可获得栅电极。栅电极的厚度范围可以在600-800A在本申请提 供的另一【具体实施方式】中，第一栅极240还包括在第一栅电极244上形成的硬掩膜层246， 第二栅极250包括在第二栅电极254上形成的硬掩膜层256。硬掩膜层（246, 256)由氮化 硅，氮化氧硅或其他合适的材料通过化学气相沉积或物理气相沉积等方法形成。硬掩膜层 (246, 256)的厚度范围可以在100-400 A。当第一区域220为P型金属氧化物半导体器件时， 第一栅极240是PM0S器件的一部分，第二栅极250是NM0S器件的一部分；当第一区域220 为N型金属氧化物半导体器件时，第一栅极240则是NM0S器件的一部分，第二栅极250是 PM0S器件的一部分。本领域技术人员完全可以根据实际工作需要，设置第一区域220以及 第二区域230为P型或N型。
[0025] 结合步骤S2及图2可以看出，完成常规的栅极制备工艺后，在第一区域220和第 二区域230上沉积第一外延阻挡层270。在本发明提供的一种【具体实施方式】中，第一外延阻 挡层270由氮化硅形成，所能采用的制备方法包括原子层沉积、化学气相沉积，物理气相沉 积或其他适合的方法，形成的第一外延阻挡层270的厚度可以为20-30nm。在本发明提供的 另一【具体实施方式】中，第一外延阻挡层270由氧化硅层和氮化硅层组成。该第一外延阻挡 层270的制备方法包括：首先在衬底上沉积氧化硅层，所能采用的制备方法包括原子层沉 积、化学气相沉积，物理气相沉积或其他适合的方法，所形成的氧化硅层厚度可以是3-5nm ; 然后在该氧化硅层上沉积氮化硅层，所能采用的制备方法包括原子层沉积、化学气相积，物 理气相沉积或其他适合的方法，所形成的氮化硅层厚度可以是20-30nm。通过上述步骤，第 一外延阻挡层270将覆盖衬底210上的第一区域220和第二区域230,并且覆盖第一栅极 240和第二栅极250,形成如图2所示结构。
[0026] 图3示出了在图2所示半导体器件上沉积第一保护层280后的半导体器件200剖 面结构示意图。如图3所示，在沉积第一外延阻挡层270后，继续在第二区域230上方形成 第一保护层280,在申请提供的【具体实施方式】中，第一保护层280为图形化的光刻胶层，用 来保护第二区域上的NM0S器件(或者PM0S器件)。通过光刻制备工艺即可制得光刻胶层， 在本申请提供的【具体实施方式】中，采用的光刻制备工艺包括气相成底模、旋转烘胶、软烘、 对准和曝光、曝光后烘焙、显影、坚膜烘焙、显影检查等步骤，光刻工艺已经被本领域技术人 员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。完成上述步骤后，第一 保护层280覆盖第二区域230上的第一外延阻挡层270,而第一区域220上的第一外延阻挡 层270没有被覆盖，形成如图3所示结构。
[0027] 图4示出了去除第一区域220上的第一外延阻挡层270,并实施沟槽刻蚀后的半导 体器件200剖面结构示意图。如图4所示，在如图3所示结构的基础上，继续采用刻蚀工艺 将第一区域220上的第一外延阻挡层270去除，暴露出衬底210。因为第二区域230上方 具有第一保护层280,所以此步骤中采用的刻蚀工艺并不会影响到第二区域230中的NM0S 器件。在本申请提供的【具体实施方式】中，采用干法刻蚀方法刻蚀去除第一外延阻挡层270， 刻蚀气体为CHxFy/0 2或者SF6/CHxFy/He (其中x=l至3, y=4-x)，或者其他适合的气体。干 法刻蚀中的气体压力为lmT至1000mT，功率为500W至3000W，偏电压为100V至500V，CH xFy 的气流速度为lOsccm至500sccm，He的气流速度为lOsccm至lOOOsccm。
[0028] 在刻蚀除去第一外延阻挡层270后，可选地可进一步实施沟槽刻蚀的步骤。优选 地，当第一区域220为PM0S器件时，需在去除第一区域220的第一外延阻挡层270后继续 在第一区域220的上表面实施该沟槽刻蚀步骤。实施沟槽刻蚀后，第一区域220的衬底210 被刻蚀形成沟槽290,形成如图4所示结构。当第一区域220为NM0S器件时，可不实施沟 槽刻蚀步骤，直接进行半导体材料外延生长步骤。优选地，沟槽290的横截面为倒置的等腰 梯形，等腰梯形的腰长与上底边的长度相等且上底边与腰形成的夹角为120°。这种沟槽 结构的应力效果好，形成的源/漏极结构更加牢固。在本申请提供的【具体实施方式】中，刻蚀 沟槽所采用的干法刻蚀气体为HBr/Cl 2/02/He，气压为lmT至1000mT，功率为50W至1000W， 偏电压为100V至500V，HBr的气流速度为lOsccm至500sccm，Cl 2的气流速度为Osccm至 500sccm，02的气流速度为Osccm至lOOsccm，He的气流速度为Osccm至lOOOsccm。沟槽 290的深度为4()()-8()0 A..在本申请提供的具体实施方案中，在实施沟槽刻蚀之前，还可包括 表面处理步骤，在实施沟槽刻蚀之后还可包括用含有HF的溶液清洗沟槽290的步骤。表面 处理及清洗工艺已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内， 在此不再赘述。
[0029] 图5示出了在图4所示半导体器件的第一区域220上生长第一半导体材料后的半 导体器件200剖面结构示意图。如图5所示，在第一区域220的第一外延阻挡层270去除 后，可进一步去除第二区域230上的第一保护层280,然后在第一区域220的衬底210上外 延生长第一半导体材料。第一半导体材料直接在第一区域220的衬底210上外延生长，或 者沿沟槽290底面外延生长，形成如图5所示结构。由于第一半导体材料与衬底材料不同， 所以提高了半导体器件200的载流子迁移率，进而提高了半导体器件200的性能。去除第 一保护层280 (如光刻胶层)以及外延生长半导体材料的步骤对于本领域技术人员而言为公 知技术，在此不再赘述。在本申请提供的【具体实施方式】中，第一半导体材料为硅锗（SiGe)。 在生长过程中，第一外延阻挡层270保护第二区域230中的NMOS器件不受到外界影响。随 着硅锗的生长，第一区域220 (PMOS)的源/漏极被提升，形成第一源/漏极292。本申请提 供的【具体实施方式】中，生长形成的第一源/漏极292的横截面为正六边形，形成如图5所示 结构。第一源/漏极292包括沉积在衬底210中的内置生长部和超出衬底上表面的外延生 长部。因为第一区域220上的第一外延阻挡层270被全部去除，第一半导体材料将沉积在 除第一栅极240覆盖之外的全部衬底区域上，因此沉积形成的第一源/漏极292与第一栅 极240之间没有间隙，或者间隙很小，进而避免了在后续工艺中产生空穴，解决了现有外延 生长工艺产生的空穴问题。优选地，第一源/漏极292与第一栅极240之间完全没有间隙， 也就是说，第一源/漏极292邻接于第一栅极240,并位于第一栅极240两侧。因为没有间 隙的存在，所以在后续工艺中杜绝了空穴的产生，有利于提高半导体器件的各项性能。
[0030] 图6示出了在图5所示半导体器件上形成第二外延阻挡层300后的半导体器件 200剖面结构示意图。如图6所示，完成上述第一次外延生长后，继续在第一区域220和第 二区域230上沉积第二外延阻挡层300。实施这一步骤后，第二外延阻挡层300将覆盖在第 一区域220上的第一源/漏极292、第一栅极240以及第二区域230的第一外延阻挡层270 上，形成如图6所示结构。在此步骤中，因为无需将第一外延阻挡层270除去，所以大大简 化了生产制备工艺，有利于工业化推广。在本申请提供的【具体实施方式】中，第二外延阻挡层 300为氮化硅层，所能采用的制备方法包括原子层沉积、化学气相沉积，物理气相沉积或其 他适合的方法。第二外延阻挡层的厚度可以在20-30nm。
[0031] 图7示出了在图6所示半导体器件上沉积第二保护层400后的半导体器件200剖 面结构示意图。形成第二外延阻挡层300后，继续在第一区域220上形成第二保护层400， 用来保护第一区域220中的PM0S器件。在本申请提供的【具体实施方式】中，第二保护层可以 是图形化的光刻胶层，采用的光刻制备工艺包括气相成底模、旋转烘胶、软烘、对准和曝光、 曝光后烘焙、显影、坚膜烘焙、显影检查等步骤，光刻工艺已经被本领域技术人员所公知，其 常用或变形均在本申请保护的范围内，在此不再赘述。
[0032] 图8示出了去除图7所示半导体器件第二区域230上的第一外延阻挡层270和第 二外延阻挡层300,在第二区域230上沉积第二半导体材料并去除第二保护层400后的半导 体器件200剖面结构示意图。如图8所示，形成第二保护层400后，将第二区域230上的第 一外延阻挡层270和第二外延阻挡层300去除，暴露出衬底210。因为在第一区域220上方 具有第二保护层400,所以此步骤中采用的刻蚀工艺并不会影响到第一区域220中的PM0S 器件(或NM0S器件)。在本申请提供的【具体实施方式】中，采用干法刻蚀方法刻蚀第一外延阻 挡层270和第二外延阻挡层300,刻蚀气体为CH xFy/02或者SF6/CHxFy/He (其中x=l至3， y=4-x)，或者其他适合的气体。干法刻蚀的气压为lmT至1000mT，功率为500W至3000W，偏 电压为100V至500V，CH xFy的气流速度为lOsccm至500sccm，He的气流速度为lOsccm至 lOOOsccm。也可以采用干法+湿法刻蚀，所指湿法刻蚀可以是在含有HF的溶液中浸渍一定 时间。因为第一区域220上方具有第二保护层400,所以此步骤中采用的刻蚀工艺并不会影 响到第一区域220中的PMOS器件。
[0033] 刻蚀去除第一外延阻挡层270和第二外延阻挡层300后，进一步在第二区域230 的衬底上外延生长第二半导体材料，并去除第一区域220上第二保护层400,形成如图8所 示结构。去除第二保护层400 (如光刻胶层)以及外延生长半导体材料的步骤对于本领域技 术人员而言为公知技术，在此不再赘述。在本申请提供的【具体实施方式】中，第二半导体材料 为硅或碳化硅。在生长过程中，第二外延阻挡层300保护第一区域220中的PM0S器件(或 NM0S器件)不受外界影响。第二半导体材料在第二区域230的衬底210上外延生长，随着第 二半导体材料(硅或碳化硅）的生长，第二区域230的源/漏极被提升。因为第二区域230 上的第一和第二外延阻挡层被全部去除，第二半导体材料将沉积在除第二栅极250覆盖之 外的全部衬底区域上，因此沉积形成的第二源/漏极302与第二栅极250之间没有间隙，或 者间隙很小，因此避免在后续工艺中产生空穴。优选地，第二源/漏极302与第二栅极250 之间完全没有间隙，也就是说，第二源/漏极302邻接于第二栅极250,并位于第二栅极250 两侧。因为没有间隙的存在，所以在后续工艺中杜绝了空穴的产生，有利于提高半导体器件 的各项性能。
[0034] 图9示出了在第三保护层500的保护下，去除图8所示半导体器件第一区域220 上的第二外延阻挡层300后的半导体器件剖面结构示意图。在本申请提供的【具体实施方式】 中，该步骤包括：首先，在第二区域230上形成第三保护层500,例如光刻胶层，然后对第一 区域220上的第二外延阻挡层300进行刻蚀，刻蚀完成后去除第二区域230上形成第三保 护层500,最终得到本申请提供的半导体器件。上述步骤采用的制备工艺均为现有技术，在 此不再赘述。
[0035] 除了上述阐述的步骤之外，本申请还可以包括对器件的进一步操作步骤，例如沉 积ILD层以及CMP步骤，在沉积ILD层之间进一步包括在栅极结构上形成CESL层（contact etch stop layer)。在本申请提供的【具体实施方式】中，栅极结构中的多晶硅被保留，而在另 一个【具体实施方式】中，多晶硅在前栅或后栅工艺中被金属取代。因为上述工艺均为现有技 术，在此不再赘述。
[0036] 图10示出了本申请提供的一个【具体实施方式】中的半导体器件600剖面结构示意 图。本申请提供的半导体器件600还包括：衬底610,并且衬底610具有将衬底分离为第一 区域620和第二区域630的沟槽结构；形成于第一区域620的第一栅极640 ;形成于第二区 域630的第二栅极650 ;第一源/漏极692,其上表面高于衬底的上表面，并且位于第一栅 极640的两侧；第二源/漏极702,其上表面高于衬底的上表面，并且位于第二栅极650的 两侧。优选地，第一源/漏极692的横截面为正六边形，这种结构的应力效果好，形成的源 /漏极更加牢固。优选地，第一源/漏极692邻接于第一栅极640并位于第一源/漏极692 两侧；第二源/漏极702邻接于第二栅极650并位于第二源/漏极702两侧，这种结构可避 免制备工艺中出现空穴，影响半导体器件600的性能。
[0037] 半导体器件200,600仅为本申请的优选实施例而已，该半导体器件可以使数字电 路，图像传感设备，异质半导体器件、动态随机存取存储器单元、单电子晶体管、或者其他微 电子设备。当然本申请所提供的制备方法也可应用到其他晶体管，例如，单栅晶体管，双栅 晶体管或多栅晶体管，也可以应用到感应单元、记忆单元或逻辑单元中。
[0038] 从上述步骤可以看出，本申请提供的半导体器件制备方法，步骤少，操作简单，相 比与现有双外延工艺更适合工业化生产，另外，在外延过程中通过控制沉积的半导体金属 离子的量可以避免半导体器件中空洞的产生，从而提高了半导体器件的性能。
[0039] 以上所述仅为本申请的优选实施例而已，并不用中于限制本申请，对于本领域的 技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何 修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【权利要求】
1. 一种半导体器件的制造方法，其特征在于，所述制造方法包括： 步骤S1，在衬底的第一和第二区域上分别形成第一栅极和第二栅极； 步骤S2,在所述第一和第二区域上沉积第一外延阻挡层，并在所述第二区域上形成第 一保护层； 步骤S3,去除所述第一区域上的第一外延阻挡层； 步骤S4,去除所述第一保护层，并在所述第一区域的衬底上外延生长第一半导体材 料； 步骤S5,在所述第一和第二区域上沉积第二外延阻挡层，并在所述第一区域上形成第 二保护层； 步骤S6,去除所述第二区域上的第一和第二外延阻挡层； 步骤S7,去除所述第二保护层，并在所述第二区域的衬底上外延生长第二半导体材料； 以及 步骤S8,去除沉积在所述第一区域上的第二外延阻挡层。
2. 根据权利要求1所述的制造方法，其特征在于，所述第一和/或第二保护层为光刻胶 层。
3. 根据权利要求1或2所述的制造方法，其特征在于，所述第一栅极是PMOS器件的一 部分，所述第二栅极是NMOS器件的一部分。
4. 根据权利要求3所述的制造方法，其特征在于，在所述步骤S3与步骤S4之间进一步 包括对去除所述第一外延阻挡层的衬底区域进行沟槽刻蚀的步骤。
5. 根据权利要求4所述的制造方法，其特征在于，所述第一半导体材料包括SiGe，所述 第二半导体材料包括Si或SiC。
6. 根据权利要求4或5所述的制造方法，其特征在于，经过所述沟槽刻蚀处理后，所得 沟槽的横截面为倒置的等腰梯形，所述等腰梯形的腰长与上底边的长度相等且所述上底边 与腰之间形成的夹角为120°。
7. 根据权利要求6所述的制造方法，其特征在于，在所述步骤S4中，所述第一半导体材 料外延生长形成横截面为正六边形的第一源/漏极。
8. 根据权利要求1所述的制造方法，其特征在于，采用干法刻蚀法去除所述第一外延 阻挡层和/或所述第二外延阻挡层，所述干法刻蚀法采用的刻蚀气体为CH xFy/02或者SF6/ CHxFy/He，其中 x=l 至 3, y=4_x。
9. 一种半导体器件，其特征在于，所述半导体器件包括： 衬底，具有将所述衬底分离为第一区域和第二区域的沟槽结构； 第一栅极，形成于所述第一区域； 第二栅极，形成于所述第二区域； 第一源/漏极，上表面高于所述衬底的上表面且位于所述第一栅极两侧；以及 第二源/漏极，上表面高于所述衬底的上表面且位于所述第二栅极两侧，其中， 所述第一源/漏极的横截面为正六边形。
10. 根据权利要求9所述的半导体器件，其特征在于，所述第一源/漏极邻接于所述第 一栅极，所述第二源/漏极邻接于所述第二栅极两侧。
【文档编号】H01L21/205GK104124158SQ201310143279
【公开日】2014年10月29日 申请日期:2013年4月23日 优先权日:2013年4月23日
【发明者】卜伟海, 傅丰华, 俞少峰, 谢欣云 申请人:中芯国际集成电路制造(上海)有限公司