存储阵列及其操作方法和制造方法

存储阵列及其操作方法和制造方法
【专利摘要】公开了存储阵列及其操作方法和制造方法。一示例存储阵列可以包括：成行列设置以形成阵列的多个基于第一纳米线的选择晶体管；以及在选择晶体管阵列上堆叠的多个存储单元层，每一存储单元层包括与选择晶体管阵列相对应的阻变器件的阵列。阻变器件可以包括由第二纳米线、绕第二纳米线形成的阻变材料层以及绕阻变材料层形成的电极层构成MIM配置。该存储阵列还可以包括：多条选择线，每一条选择线电连接至相应的一行选择晶体管；多条位线，每一条位线电连接至相应的一列选择晶体管的一端，各选择晶体管的另一端分别电连接至相邻的存储单元层中相应的阻变器件的第二纳米线；多条字线，每一条字线电连接至相应的存储单元层的电极层。
【专利说明】存储阵列及其操作方法和制造方法

【技术领域】
[0001]本公开一般地涉及存储器领域，更具体地，涉及三维结构的存储阵列及其操作方法和制造方法。

【背景技术】
[0002]目前，微电子工业的发展推动着存储器技术的不断进步，提高集成密度和降低生产成本是存储器产业追求的目标。非挥发性存储器具有在无电源供应时仍能保持数据信息的优点，在信息存储领域具有非常重要的地位。
[0003]采用阻变材料的新型非挥发性存储器具有高速度(< Ins)、低操作电压(< 1.5V)，高存储密度、易于集成等优点，是下一代半导体存储器的强有力竞争者。这种阻变存储器一般具有M-1-M (Metal-1nsulator-Metal，金属-绝缘体-金属)结构，即在两个金属电极之间夹有阻变材料层。
[0004]阻变材料一般是过渡金属氧化物，例如Pra7Caa sMnO^LahCaxMnO^NiCKT1yHf^、ZrO2, ZnO等等，并且可以采用例如Al、Gd、La、Sr、Ti等元素进行掺杂。阻变材料可以表现出两个稳定的状态，即高阻态和低阻态，例如分别对应数字“O”和“ I ”。由高阻态到低阻态的转变可以称作编程或者置位(SET)操作，由低阻态到高阻态的转变可以称作擦除或者复位(RESET)操作。
[0005]阻变存储器可以包括按行和列排列的多个阻变存储器件的阵列。按照存储单元的基本配置，可以将阻变存储器分为1T-1R或1D-1R两种。在1T-1R配置的阻变存储器中，每一个存储单元由一个选择晶体管和一个阻变器件组成。通过控制选定存储单元的选择晶体管，可以向指定的存储单元写入或擦除数据。在1D-1R配置的阻变存储器中，每一个存储单元由一个二极管和一个阻变器件组成。由于二极管占用的芯片面积(footprint)小于晶体管的芯片面积，因此，1D-1R配置的阻变存储器可以实现高存储密度。在1D-1R配置的阻变存储器中，二极管用于防止旁路的串扰影响。在阻变存储器的每一行和每一列上分别连接选择晶体管。通过控制选定行和列的选择晶体管，可以向指定的存储单元写入或擦除数据。二极管应当设计成提供足够的驱动电流以确保电阻态的转变。
[0006]为了进一步提高存储密度，可以采用三维集成的阻变存储器。通过在衬底上垂直堆叠多层的阻变存储器件，可以成倍地提高存储密度而没有显著增加芯片面积和增加制造成本。然而，采用1D-1T配置或1D-1R配置的阻变存储器由于晶体管或二极管的存在难以三维集成。通常，二极管的工作电流与其芯片面积成正比。在二极管的尺寸缩小之后，二极管可能难以提供足够大的驱动电流。


【发明内容】

[0007]本公开的目的至少部分地在于提供一种三维结构的存储阵列及其制造方法。
[0008]根据本公开的一个方面，提供了一种存储阵列，包括:沿第一方向成行且沿第二方向成列设置从而形成阵列的多个基于第一纳米线的选择晶体管；沿第三方向堆叠的多个存储单元层，每一存储单元层包括与选择晶体管阵列相对应的阻变器件的阵列，每一阻变器件包括绕第二纳米线形成的阻变材料层以及绕阻变材料层形成的电极层，每一存储单元层中各阻变器件共用相同的电极层，各存储单元层中彼此对应的阻变器件共用相同的第二纳米线，各存储单元层中彼此对应的阻变器件共用相同的阻变材料层，各存储单元层的电极层之间通过隔离层彼此电隔离；多条选择线，每一条选择线电连接至相应的一行选择晶体管；多条位线，每一条位线电连接至相应的一列选择晶体管的一端，各选择晶体管的另一端分别电连接至相邻的存储单元层中相应的阻变器件的第二纳米线；多条字线，每一条字线电连接至相应的存储单元层的电极层。
[0009]根据本公开的另一方面，提供了一种对上述存储阵列进行操作的方法，包括:通过与目标阻变器件相对应的选择线和位线，选择与目标阻变器件相对应的选择晶体管，使该选择晶体管导通；以及通过与目标阻变器件相对应的字线，向目标阻变器件的电极层施加读取或者擦写电压，以对目标阻变器件进行读取或者擦写操作。
[0010]根据本公开的再一方面，提供了一种制造存储阵列的方法，包括:在衬底上形成多个第一纳米线，并基于第一纳米线形成多个选择晶体管，其中选择晶体管沿第一方向成行且沿第二方向成列设置从而形成阵列；在衬底上形成多条沿第二方向延伸的位线，每一条位线电连接至相应的一列选择晶体管的一端；在衬底上第一纳米线之间的间隙中填充第一隔离层，并嵌入于第一隔离层中形成沿第一方向延伸的多条选择线，每一条选择线电连接至相应的一行选择晶体管；在第一隔离层上交替形成多个电极层和第二隔离层；与选择晶体管的阵列相对应，贯穿交替堆叠的所述多个电极层和第二隔离层，形成多个孔，以露出相应选择晶体管的第一纳米线；在所述多个孔的侧壁上形成阻变材料层，并在所述多个孔内形成第二纳米线。。
[0011]根据本公开的实施例，存储单元(即，阻变器件)可以形成垂直交差阵列，适于三维集成，从而可以显著提高存储阵列的集成密度。通过晶体管阵列控制多个存储单元层，可以实现对每一存储单元的独立随机访问(读取和擦/写等)。另外，根据本公开实施例，无需为每一存储单元串联二极管，就可避免阵列串扰问题。

【专利附图】

【附图说明】
[0012]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0013]图1是示出了根据本公开实施例的存储阵列的示意透视图；
[0014]图2是示出了根据本公开实施例的选择晶体管的示意图，其中左侧示出了透视图，右侧示出了截面图；
[0015]图3是示出了根据本公开实施例的存储单元(阻变器件)的示意图，其中左侧示出了透视图，右侧示出了截面图；
[0016]图4是示出了根据本公开另一实施例的存储单元(阻变器件)的示意截面图；
[0017]图5是示出了根据本公开实施例的对选定存储单元(阻变器件)进行编程或擦除操作的示意图；
[0018]图6是示出了根据本公开实施例的对存储单元(阻变器件)进行读取操作的示意图；以及
[0019]图7是示出了根据本公开实施例的制造存储阵列的方法中若干步骤的示意图。

【具体实施方式】
[0020]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0021]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0022]在本公开的上下文中，当将一层/器件称作位于另一层/器件“上”时，该层/器件可以直接位于该另一层/器件上，或者它们之间可以存在居中层/器件。另外，如果在一种朝向中一层/器件位于另一层/器件“上”，那么当调转朝向时，该层/器件可以位于该另一层/器件“下”。
[0023]在下文中描述了本公开实施例的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开的技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开的技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
[0024]图1是示出了根据本公开实施例的存储阵列的示意透视图。如图1所示，存储阵列100可以包括多个选择晶体管102和多个存储单元104。
[0025]选择晶体管102可以按行(例如，沿第一方向)和列(例如，沿与第一方向交叉的第二方向)排列，从而形成阵列。例如，在图1中示出了 2X2的选择晶体管阵列，阵列中每一选择晶体管被标注为Tu，其中，i表示行的索引且I < i < N，j表示列的索引I < j < M，N为行数，M为列数。在图1的示例中，N = 2且M = 2，但是本公开不限于此，N和M可以是任意合适的自然数。根据一有利实施例，第一方向和第二方向可以彼此垂直。当然，本公开不限于此，第一方向和第二方向之间的角度可以偏离90度。每一选择晶体管的结构将在以下参照图2进一步详细说明。
[0026]存储单元104分多层堆叠设置，在每一层中存储单元104也可以按行和列排列而形成阵列。例如，在每一存储单元层中，存储单元104按照与选择晶体管102的阵列相对应的方式，沿第一方向排列成行，且沿第二方向排列成列。例如，在图1中示出了 2X2的存储单元阵列，阵列中每一存储单元被标注为R1M,其中，I表示层的索引且I彡I彡S，i和j同样分别是行索引和列索引(因为存储单元阵列与选择晶体管阵列相对应，或者说排列方式相同)，S为存储单元阵列的层数。在图1的示例中，S = 2，但是本公开不限于此，S可以是任意合适的自然数。各存储单元层可以按照与第一方向和第二方向所在平面成一定角度的第三方向堆叠。根据一有利实施例，第三方向可以垂直于第一方向和第二方向所在平面。当然，本公开不限于此，第三方向可以相对于第一方向和第二方向所在的平面成一定的角度。每一存储单元的结构将在以下参照图3进一步详细说明。
[0027]根据本公开的实施例，相邻存储单元层中彼此对应(具体地，处于阵列中相同位置处)的存储单元104可以彼此电连接。这样，各层中的存储单元Rlj^R2μ、…、Rsμ串彼此电连接在一起。
[0028]存储阵列100还可以包括多条选择线106。这多条选择线106可以分别电连接到相应的一行选择晶体管102。具体地，选择线106可以连接到选择晶体管102的控制端(或者，栅极)，以控制选择晶体管102的开启/关断。例如，每一条选择线106可以沿第一方向延伸，且各选择线106可以沿第二方向间隔排列。在图1的示例中，与2X2的选择晶体管阵列相对应，示出了选择线SLi,其中i为行索引。
[0029]这里需要指出的是，图1中所示的选择线106的形式和排列方式是为了简化布局和制造工艺。选择线106的其他形式和布局也是可能的。例如，选择线SLi可以延伸通过相应的第i行选择晶体管的附近(而不是如图1所示那样与该行选择晶体管相交)，并直接电接触该行中的各选择晶体管或者通过从中分支的接触部与该行中的各选择晶体管电连接。另外，尽管在图1中将各选择线SLi示出为在第i行的各选择晶体管之间延伸的分段形式，但是也可以形成为连续延伸(例如，通过加大选择线的宽度从而使其能够容纳选择晶体管的整个宽度)。
[0030]存储阵列100还可以包括多条位线108。这多条位线108可以分别电连接到相应的一列选择晶体管102。具体地，位线108可以连接至选择晶体管102的一端，如源极端。例如，每一条位线108可以沿第二方向延伸，且各位线108可以沿第一方向间隔排列。在图1的示例中，与2X2的选择晶体管阵列相对应，示出了位线BLp其中j为列索引。
[0031]这里需要指出的是，图1中所示的位线108的形式和排列方式是为了简化布局和制造工艺。位线108的其他形式和布局也是可能的。例如，位线BLj可以延伸通过相应的第j列选择晶体管的附近(而不是如图1所示那样与该行选择晶体管的一端对准)，并直接电接触该行中的各选择晶体管或者通过从中分支的接触部与该行中的各选择晶体管电连接。
[0032]根据本公开的实施例，选择晶体管的沟道与选择晶体管阵列的平面(即，第一方向和第二方向所在的平面)不共面，例如可以沿第三方向延伸。在此，将这样设置的晶体管称作“垂直型”晶体管。由于这种垂直型设置，可以通过简单地将存储单元层堆叠在晶体管阵列上方(例如使得存储单元Rfi与Tu沿第三方向大致对准)，就能够容易地使选择晶体管阵列中每一选择晶体管Tu的另一端(例如，漏极端)电连接至相邻的存储单元层(即，第I层)中相应的存储单元Rlj+这样，每一选择晶体管Tij可以电连接至一串存储单元
T? T?...T?
iVlj-1 Λ iV2j-1 Λ Λ ivSj-1 °
[0033]存储阵列100还可以包括多条字线110。这多条字线110可以分别电连接到相应的一层存储单元。例如，字线110可以形成为与存储单元层相对应的板状电极，且各字线110可以沿第三方向堆叠(之间可以通过隔离层彼此电隔离，如下所述)。在图1的示例中，示出了字线WL1，其中I为层索引。
[0034]这里需要指出的是，图1中将字线110与存储单元的电极层(参见以下结合图3的描述)一起示出。但是应当理解，字线WL1可以如同选择线SLi和位线BLj那样设置为平行排列的一系列布线，这些布线分别通过相应的导电通道(via)而电连接至相应的电极层。
[0035]在图1的示意图中，为了清楚的目的，各部件之间留有空间。但是，这些空间中可以包括填充层(如绝缘的隔离层)等。
[0036]以下，参照图2，说明选择晶体管的示例配置。如图2所示，选择晶体管200可以包括基于纳米线的晶体管。在此需要指出的是，本领域中已经提出了多种基于纳米线的晶体管结构，任何合适的结构均可应用于本公开的技术。
[0037]具体地，选择晶体管200可以包括第一纳米线202、绕第一纳米线202中部形成的栅介质层204以及绕栅介质层204形成的栅电极层206。第一纳米线202可以包括合适的半导体材料如硅(Si)或者锗(Ge)等，直径为约5-100nm。栅介质层204可以包括合适的电介质材料，如氧化物(氧化硅、氧化铪)等，厚度为约4-30nm。栅电极206可以包括合适的导电材料，例如Al、Cu、W、TiN, TaN,多晶硅等，厚度为约4_30nm。在第一纳米线202被栅介质层204和/或栅电极206露出的部分中，例如可以通过掺杂，形成源极端208和漏极端210。
[0038]这里需要指出的是，在图2的示例中，将栅电极206示出为在纵向上的延伸长度小于栅介质层204的延伸长度。但是，本公开不限于此。例如，栅电极206的延伸长度可以与栅介质层204的延伸长度大致相同。另外，源极端208和漏极端210可以延伸到纳米线202的相应端部。
[0039]以下，参照图3，说明存储单元的示例配置。存储单元可以包括阻变器件，阻变器件例如可以实现为M-1-M的配置。根据一有利示例，与基于(第一)纳米线的选择晶体管相适应，存储单元也基于纳米线形成。
[0040]具体地，存储单元300可以包括第二纳米线302 (可以称作“内电极”)、绕第二纳米线302形成的阻变材料层304以及绕阻变材料层304形成的电极层306 (可以称作“外电极”或“水平/平面电极”)。第二纳米线302可以包括合适的导电材料，如金属例如Pt、TiN、TaN、T1、N1、Cu、Al、W、Hf、Ta中的任意一种或多种，直径为约5-100nm。阻变材料层304可以包括合适的阻变材料，如 Hf02、N1、T12, Zr02、W03、Ta2O5, A1203、CeO2, La2O3, Gd2O3 中的任意一种或多种，厚度为约4_20nm。电极层306可以包括合适的导电材料,如金属例如Pt、TiN、TaN、T1、N1、Cu、Al、W、Hf、Ta。这样，第二纳米线302、阻变材料层304和电极层306构成MM配置，且第二纳米线302和电极层306构成该阻变器件300的两个电极。
[0041]在利用图3所示的存储单元配置的情况下，每一存储单元层中各阻变器件可以共享相同的电极层306。这样，电极层可以形成为与该存储单元层相对应的板状电极，如图1中的WL1所示。这种情况下，电极层即可构成字线(或者例如通过导电通道等互连结构与字线电连接)。
[0042]另外，可以通过简单地将每一存储单元层沿纳米线302的延伸方向(该方向可以规定为第三方向)堆叠(例如使得相邻两层I和1+1中的对应阻变器件R1M与R(1+lhM，特别是它们各自的纳米线302，大致对准)，就能够容易地使这些阻变器件电连接(通过作为阻变器件的内电极的纳米线302)。这样，各层中的存储单元Rlj+ R2j_1、…、RSj_i串可以容易地电连接在一起。
[0043]在这样的配置中，各存储单元层中彼此对应的阻变器件可以共用相同的第二纳米线。例如，在图1所示的配置中，示出了沿第三方向在各存储单元层中连续延伸的多条第二纳米线114。另外，在这种情况下，各存储单元层中彼此对应的阻变器件可以共用相同的阻变材料层。具体地，各阻变材料层可以绕第二纳米线114在各存储单元层中连续延伸。这里需要指出的是，在图1中为了清楚地示出各阻变器件的结构，将它们的阻变材料层示出为断续的形式。事实上，图1中沿第三方向对准的各阻变器件的阻变材料层可以形成为连续。这在以下将进一步描述。
[0044]由于选择晶体管和存储单元都可以基于纳米线，因此在将存储单元层堆叠到选择晶体管阵列上时，可以使得选择晶体管的第一纳米线202与存储单元的第二纳米线302彼此大致对准，从而例如沿相同的第三方向延伸。图1中示出了这样的情况，其中选择晶体管的纳米线112与存储单元的纳米线114彼此对准沿第三方向延伸。这样的三维结构特别易于制造。在此需要指出的是，在附图1中，仅为方便起见，没有示出纳米线112与纳米线114之间的边界。
[0045]以下，参照图4，说明存储单元的另一示例配置。如图4中的虚线框所示，每一存储单元同样可以包括纳米线402、绕纳米线402形成的阻变材料层404以及绕阻变材料层404形成的电极层406。关于纳米线402、阻变材料层404和电极层406的详情，可以参见以上结合图3的说明。在图4的示例中，从下至上一共堆叠了 5层存储单元层，每一存储单元层中示出了4个存储单元。当然，本公开不局限于具体的层数和存储单元数目。各层之间可以通过隔离层408彼此电隔离。隔离层408例如可以包括合适的电介质材料，如氧化物(例如氧化娃)，厚度为约5-50nm。
[0046]在该配置中，相应的一串存储单元(例如，上述R1^R2P -^Rsjm)中的至少一部分可以共用相同的纳米线。也即，纳米线402可以延伸通过多个存储单元层。另外，在这种情况下，这些存储单元共用相同的阻变材料层也是有利的。也即，阻变材料层404也可以绕纳米线402延伸通过多个存储单元层。
[0047]利用这种配置，可以通过简单地交替沉积电极层406和隔离层408，并针对多个存储单元层一起形成纳米线402以及绕纳米线402的阻变材料层404，即可形成堆叠的多个存储单元层，每一层中具有与纳米线402相对应的存储单元阵列。
[0048]以下，参照图5，说明对如上配置的存储阵列进行数据擦写操作的示例方法。图5以简化电路图的形式示意性示出了一存储阵列。如图5所示，该存储阵列可以包括多个选择晶体管502和多个存储单元504。由于存储单元504可以由阻变器件实现，因此在图5中将其示出为具有两个端子的电阻元件形式。另外，该存储阵列还可以包括选择线506、位线508和字线510。存储阵列中的这些部件例如是按照上述实施例配置的。
[0049]此外，在图5中还将选择晶体管502标示为Tij，将存储单元504标示为R1M，将选择线506标示为SLi,将位线标示为BLj,将字线标示为WL115它们的下标与上述实施例中具有相同的含义，只是由于示出的阵列规模不同而可能具有不同的数值。在此，还需要指出的是，在图5中每一字线WL1被示出为两条。但是，如上所述，每一字线WL1可以代表器件中的同一部件(例如，上述板状电极)。
[0050]在需要对目标存储单元(例如，图5中虚线圈所示的存储单元R22J进行数据擦写时，可以通过与该目标存储单元相对应的选择线(该示例中，SL1)和位线(该示例中，BL2),来选择与该目标存储单元相对应的选择晶体管(该示例中，T12),以使该选择晶体管(T12)开启。例如，这可以通过向与该目标存储单元相对应的选择线(该示例中，SL1)施加开启电压而使其余选择线电浮置，同时将与该目标存储单元相对应的位线(该示例中，BL2)接地而使其余位线电浮置来实现。随后，可以通过与该目标存储单元相对应的字线(该示例中，WL2)，施加编程或擦除电压，以在目标存储单元中写入数据或擦除数据。这样，由于选择晶体管(T12)导通，从而经字线(WL2)和位线(BL2)在目标存储单元(R2H)的两个端子之间施加了编程/擦除电压。为避免对与导通的选择晶体管(T12)相对应的存储单元串(该示例中，R1H、R22^1和R32J中目标存储单元(该示例中，R22^1)之外的其余存储单元错误编程/擦除，在向与目标存储单元(Rn)相对应的字线(WL2)施加编程/擦除电压的同时，可以向其余字线(该示例中，WL1和WL3)施加编程/擦除电压的一半。这样，目标存储单元之外的其余存储单元的两个端子之间施加的电压不会超过编程/擦除电压的一半，从而不会被错误地编程/擦除。在此，可以选择合适的阻变材料，使得阻变器件在半编程/擦除电压下不会发生意外的编程/擦除操作。
[0051]以下，参照图6，说明对如上配置的存储阵列进行数据读取操作的示例方法。图6示出了与图5相同的存储阵列。关于该存储阵列的配置，可以参见以上结合图5的描述。
[0052]在需要对目标存储单元(例如，图6中虚线椭圆圈所示的存储单元R21_p R22^1和R23-!，即，在该实施例中，可以一次读取多个存储单元)进行读取时，可以通过与目标存储单元相对应的选择线(该示例中，SL1)和位线(该示例中，BL1-BL3),来选择与该目标存储单元相对应的选择晶体管(该示例中，Tn、T12和T13),以使该选择晶体管(Τη、Τ12和T13)开启。例如，这可以通过向与目标存储单元相对应的选择线(该示例中，SL1)施加开启电压而使其余选择线电浮置，同时将与目标存储单元相对应的位线(该示例中，BL1-BL3)接地而使其余位线电浮置来实现。随后，可以通过与目标存储单元相对应的字线(该示例中，WL2)，施加读取电压。这样，就在目标存储单元(该示例中，R21-P R2H和R23J的两端施加了读取电压。因此，这些被施加了读取电压的存储单元(该示例中，R21-PR22-^P IW1)中存储的数据可以通过相应的位线(该示例中BLp BL2和BLx)而被读出(通过读出放大器，未示出)。为了避免存储单元之间的串扰，可以使其余字线(该示例中，WL1和WL3)接地。
[0053]因此，根据本公开的该示例，可以通过一次读取操作，读出多个存储单元中的数据，从而可以提高读取效率。当然，也可以一次一个存储单元的读取。例如，这可以通过仅将与一个目标存储单元相对应的一条位线接地而是其余位线电浮置来实现。
[0054]以下，参照图7，说明制造存储阵列的示例方法。
[0055]如图7(a)所示，可以首先在半导体衬底1000如硅衬底上制造第一纳米线1002的阵列。例如，第一纳米线1002可以沿第一方向(例如，图7中垂直于纸面的方向)成行且沿第二方向(例如，图7中的左右方向)成列设置。本领域中存在多种方法来制造纳米线。例如，纳米线的阵列可以通过对衬底进行刻蚀来形成。在这种情况下，如图1所示，纳米线1002与衬底1000可以为一体。然后，可以基于第一纳米线1002，形成选择晶体管。本领域中存在多种方法来以纳米线为基础制造晶体管。例如，可以先淀积栅介质层如S12，再淀积栅极层如金属例如Al，然后回蚀Al形成栅极结构，最后通过离子注入形成源、漏。在此，仅为图示方便的目的，没有示出选择晶体管的详细构造。
[0056]另外，在形成有第一纳米线1002(选择晶体管)的衬底1000上，可以形成沿第二方向(图7中的左右方向)延伸的位线1004。例如，这可以通过在衬底1000上沉积位线金属层如Ti并回蚀，且随后对回蚀后的位线金属层进行构图来实现。根据一示例，可以如此进行构图，使得构图后的位线与选择晶体管的一端(图7中第一纳米线1004的下端，例如源端)直接接触并因此电连接。在这种情况下，位线金属层回蚀后的厚度应使位线不会与选择晶体管的栅极电接触。
[0057]接下来，可以在衬底1000上形成隔离层以填充纳米线1002(选择晶体管)之间的间隙，并嵌入于隔离层形成沿第一方向(图7中垂直于纸面的方向)延伸的选择线1008。具体地，如图7(b)所示，可以先在衬底1000上例如通过沉积形成一隔离层预备层1006，并对其回蚀使其仅部分地填充纳米线1002(选择晶体管)之间的间隙。接着，可以在该隔离层预备层1006上形成沿第二方向延伸的选择线1008。选择线的形成方式可以与位线的形成方式相同，除了被构图为沿不同方向延伸之外。这里需要指出的是，在图7(b)中没有示出选择线1008与选择晶体管的栅极之间的电连接。根据一示例，选择线1008可以被构图为与选择晶体管的栅极直接接触并因此电连接。在这种情况下，隔离层预备层1006的厚度应使得选择线与选择晶体管的栅电极处于大致相同的高度，而且选择线的厚度应使得选择线不会与选择晶体管的另一端(图7中第一纳米线1004的上端，例如漏端)电接触。之后，可以如图7(c)所示，进一步沉积另一隔离层预备层，以填满纳米线1002(选择晶体管)之间的间隙。在此，该另一隔离层预备层可以与先前形成的隔离层预备层包括相同的电介质材料如氧化硅，也可以包括不同的电介质材料。另外，还可以对该另一隔离层预备层进行平坦化处理如化学机械抛光(CMP)，以露出纳米线1002。在此，将先后形成的两个隔离层预备层最终留下的部分统一示出为隔离层1006'。
[0058]然后，如图7(d)所示，可以在隔离层1006'上例如通过沉积，交替形成多个电极层1007和隔离层1008。电极层1007可以参照以上结合图3的描述，且厚度可以为约
5-50nm。隔离层1008可以包括合适的电介质材料如氧化娃,且厚度可以为约5_50nm。
[0059]随后，如图7(e)所示，例如通过刻蚀，贯穿交替堆叠的电极层1007和隔离层1008，形成与纳米线1002相对应的孔G。例如，可以利用形成纳米线1002时所使用的相同或类似掩模，来形成孔G。这些孔G露出了下方的纳米线1002。
[0060]接下来，可以孔G的侧壁上形成阻变材料层。例如，这可以通过侧墙(spacer)工艺来实现。具体地，如图7(f)所示，可以在图7(e)所示结构的表面上，例如通过原子层沉积(ALD)，共形形成一阻变材料预备层1010。然后，如图7(g)所示，可以对该阻变材料预备层1010进行刻蚀如反应离子刻蚀(RIE)，去除其水平延伸部分，而保留其位于孔G侧壁上的部分，从而形成阻变材料层1010'。
[0061]然后，如图7(h)所示，可以在侧壁上形成有阻变材料层1010'的孔G中填充金属材料，形成第二(金属)纳米线1012。这种填充例如可以通过沉积金属且随后进行平坦化处理来实现。
[0062]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0063]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种存储阵列，包括: 沿第一方向成行且沿第二方向成列设置从而形成阵列的多个基于第一纳米线的选择晶体管； 沿第三方向堆叠的多个存储单元层，每一存储单元层包括与选择晶体管阵列相对应的阻变器件的阵列，每一阻变器件包括绕第二纳米线形成的阻变材料层以及绕阻变材料层形成的电极层，每一存储单元层中各阻变器件共用相同的电极层，各存储单元层中彼此对应的阻变器件共用相同的第二纳米线，各存储单元层中彼此对应的阻变器件共用相同的阻变材料层，各存储单元层的电极层之间通过隔离层彼此电隔离； 多条选择线，每一条选择线电连接至相应的一行选择晶体管； 多条位线，每一条位线电连接至相应的一列选择晶体管的一端，各选择晶体管的另一端分别电连接至相邻的存储单元层中相应的阻变器件的第二纳米线； 多条字线，每一条字线电连接至相应的存储单元层的电极层。
2.根据权利要求1所述的存储阵列，其中，第一纳米线与第二纳米线沿第三方向延伸，且彼此大致对准。
3.根据权利要求1所述的存储阵列，其中， 第一纳米线包括半导体纳米线， 每一选择晶体管包括: 绕半导体纳米线形成的栅介质层； 绕栅介质层形成的栅电极，每一栅电极连接至相应的选择线； 在半导体纳米线位于栅电极两侧的部分中形成的源区和漏区，其中每一源区电连接至相应的位线，每一漏区电连接至相应的阻变器件的第二纳米线。
4.根据权利要求1所述的存储阵列，其中，第二纳米线包括金属纳米线。
5.一种对权利要求1所述的存储阵列进行操作的方法，包括: 通过与目标阻变器件相对应的选择线和位线，选择与目标阻变器件相对应的选择晶体管，使该选择晶体管导通；以及 通过与目标阻变器件相对应的字线，向目标阻变器件的电极层施加读取或者擦写电压，以对目标阻变器件进行读取或者擦写操作。
6.根据权利要求5所述的方法，其中，选择与目标阻变器件相对应的选择晶体管包括: 向与目标阻变器件相对应的选择线施加开启电压，而其余选择线电浮置；以及 将与目标阻变器件相对应的位线接地，而其余位线电浮置。
7.根据权利要求5所述的方法，其中，对目标阻变器件进行擦写操作包括: 向与目标阻变器件相对应的字线施加编程或擦除电压，而向其余字线施加编程或擦除电压的一半。
8.根据权利要求5所述的方法，其中，对目标阻变器件进行读取操作包括: 向与目标阻变器件相对应的字线施加读取电压，而其余字线接地； 通过相应的位线，读取目标阻变器件中存储的数据。
9.一种制造存储阵列的方法，包括: 在衬底上形成多个第一纳米线，并基于第一纳米线形成多个选择晶体管，其中选择晶体管沿第一方向成行且沿第二方向成列设置从而形成阵列； 在衬底上形成多条沿第二方向延伸的位线，每一条位线电连接至相应的一列选择晶体管的一端； 在衬底上第一纳米线之间的间隙中填充第一隔离层，并嵌入于第一隔离层中形成沿第一方向延伸的多条选择线，每一条选择线电连接至相应的一行选择晶体管； 在第一隔离层上交替形成多个电极层和第二隔离层； 与选择晶体管的阵列相对应，贯穿交替堆叠的所述多个电极层和第二隔离层，形成多个孔，以露出相应选择晶体管的第一纳米线； 在所述多个孔的侧壁上形成阻变材料层，并在所述多个孔内形成第二纳米线。
10.根据权利要求9所述的方法，其中，在衬底上第一纳米线之间的间隙中填充第一隔离层，并嵌入于第一隔离层中形成沿第一方向延伸的多条选择线包括: 在衬底上形成第一隔离层预备层，并对其回蚀，使其部分填充第一纳米线之间的间隙； 在回蚀后的第一隔离层预备层上形成沿第一方向延伸的所述多个选择线； 进一步形成另外的第一隔离层预备层，以填满第一纳米线之间的间隙；以及 对所述另外的第一隔离层预备层进行平坦化处理，以露出第一纳米线。
11.根据权利要求10所述的方法，其中，在孔的侧壁上形成阻变材料层包括: 共形沉积一阻变材料预备层；以及 对阻变材料预备层进行刻蚀，使其位于孔的侧壁上的部分保留，并因此形成阻变材料层。
【文档编号】H01L45/00GK104241521SQ201310241828
【公开日】2014年12月24日 申请日期:2013年6月18日 优先权日:2013年6月18日
【发明者】高滨, 康晋锋, 陈冰, 张飞飞, 刘力锋, 刘晓彦 申请人:北京大学