非易失性存储器件及其制造方法
【专利摘要】非易失性存储器件包括：存储栅，包括被设置在衬底之上的存储层和被设置在存储层之上的栅电极，存储栅具有被分别设置在存储栅的第一侧和第二侧的对置的第一侧壁和第二侧壁；第一选择栅和第二选择栅，被设置在存储栅的第一侧壁和第二侧壁上；源极区，被形成在衬底中与存储栅的第一侧壁相邻；漏极区，被形成在衬底中与存储栅的第二侧壁相邻；以及栅极接触，与存储栅的栅电极耦接，并且与第一选择栅或第二选择栅、或者与第一选择栅和第二选择栅耦接。
【专利说明】非易失性存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年12月26日提交的申请号为10-2012-0153037的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]实施例涉及一种半导体器件制造技术，更具体而言，涉及一种非易失性存储器件及其制造方法。
【背景技术】
[0004]由于近年来先进的数字媒体设备，生活环境正变得使任何人随时随地都可以方便地使用期望的信息。各种快速扩展的数字设备需要能够方便地储存捕获的图像、录制的音乐以及各种数据的储存媒介。为了满足这种需求，随着非存储半导体朝向高集成度的趋势，芯片上系统(SoC)领域越来越受到关注，并且半导体制造商竞争投资SoC领域以努力增强基于SoC的技术。SoC涉及集成在一个半导体中的系统技术。如果不能保证系统设计技术，则可能难以研发非存储半导体。
[0005]集成有复杂技术的一种类型的SoC是嵌入式存储器。在嵌入式存储器中最突出的一种存储器是快闪存储器。快闪存储器可以被分成“或非”型和“与非”型。或非型快闪存储器主要用于嵌入式存储器。此外，快闪存储器可以被分成浮栅型和硅-氧化物-氮化物-氧化物-硅(SONOS)型。近来，已经针对SONOS型进行了积极的研究。
[0006]图1是说明传统的非易失性存储器件的截面图。
[0007]参见图1来描述传统的SONOS型快闪存储器件，层叠有存储层105和栅电极106的存储栅(MG)形成在衬底101上，并且间隔件107形成在存储栅MG的两个侧壁上。源极/漏极区108形成在衬底101中存储栅MG的两侧。存储层105是顺序层叠有第一氧化物层102、氮化物层103以及第二氧化物层104的氧化物-氮化物-氧化物(ONO)层。栅电极106用作控制栅。
[0008]在具有以上结构的快闪存储器件中，会引起的问题在于过擦除可能发生在擦除操作中。为了解决这个问题，利用诸如恢复的额外操作，并且基于这个事实，外围电路的尺寸可能增加。
[0009]另外，尽管传统的快闪存储器件使用热载流子注入(Hot Carrier Injection,HCI)方案用于编程操作，但是由于HCI方案消耗大量电流用于编程，所以HCI方法不适用于嵌入式存储器。
【发明内容】
[0010]各种实施例涉及一种可以防止过擦除的非易失性存储器件及其制造方法。
[0011]此外，各种实施例涉及一种可以减小电流消耗的非易失性存储器件及其制造方法。[0012]在一个实施例中，非易失性存储器件包括:存储栅，所述存储栅包括设置在衬底之上的存储层和设置在存储层之上的栅电极，存储栅具有分别设置在存储栅的第一侧和第二侧的对置的第一侧壁和第二侧壁；第一选择栅和第二选择栅，所述第一选择栅和第二选择栅被设置在存储栅的第一侧壁和第二侧壁上；源极区，所述源极区被形成在衬底中与存储栅的第一侧壁相邻；漏极区，所述漏极区被形成在衬底中与存储栅的第二侧壁相邻；以及栅极接触，所述栅极接触与存储栅的栅电极耦接，并且与第一选择栅或第二选择栅、或者与第一选择栅和第二选择栅耦接。
[0013]在一个实施例中，非易失性存储器件包括:衬底，具有多个有源区，有源区沿着第一方向延伸；多个存储栅，每个存储栅包括层叠在衬底之上的存储层和栅电极；多个选择栅，每个选择栅形成在一个存储栅的至少两个对置的侧壁上；多个栅极接触，每个栅极接触将一个栅电极与相应的选择栅耦接；多个字线，每个字线沿着与第一方向不同的第二方向延伸；多个源极区，每个源极区被形成在衬底中与存储栅的第一侧壁相邻；多个漏极区，每个漏极区被形成在衬底中与存储栅的第二侧壁相邻；多个位线，沿着第一方向延伸，每个位线与一个漏极区连接；以及多个源极线，每个源极线与一个源极区连接。
[0014]在一个实施例中，一种非易失性存储器件包括衬底、被设置在衬底内的第一阱、以及被设置在第一阱上的多个存储器单元，每个存储器单元包括:存储栅，其包括存储层和设置在存储层上的栅电极，存储栅具有对置的第一侧壁和第二侧壁；第一选择栅和第二选择栅，设置在存储栅的第一侧壁和第二侧壁上；源极区，被形成在衬底中与存储栅的第一侧壁相邻；以及漏极区，被形成在衬底中与存储栅的第二侧壁相邻。
[0015]在一个实施例中，一种制造非易失性存储器件的方法包括以下步骤:形成存储栅，所述存储栅具有被设置在衬底之上的存储层和被设置在存储层之上的栅电极；分别在存储栅的第一侧壁和第二侧壁之上形成第一选择栅和第二选择栅；在衬底中与存储栅的第一侧壁相邻形成源极区；在衬底中与存储栅的第二侧壁相邻形成漏极区；在衬底之上形成层间电介质层以覆盖存储栅；以及形成延伸穿过层间电介质层的栅极接触，栅极接触与存储栅的栅电极耦接，并且与第一选择栅或第二选择栅、或者与第一选择栅和第二选择栅耦接。形成存储栅的步骤可以包括以下步骤:形成包括隧道电介质层、电荷陷阱层以及电荷阻挡层的存储层，电荷陷阱层被设置在隧道电介质层与电荷阻挡层之间；在存储层之上形成栅导电层；以及选择性地刻蚀栅导电层和存储层。形成第一选择栅和第二选择栅的步骤可以包括以下步骤:在存储栅之上形成栅电介质层；在栅电介质层之上形成栅导电层；以及利用毯式刻蚀工艺来刻蚀栅导电层和栅电介质层。毯式刻蚀工艺可以包括回蚀工艺。第一选择栅和第二选择栅可以在至少一个端部彼此接合。形成栅极接触的步骤可以包括以下步骤:选择性地刻蚀层间电介质层以形成接触孔，所述接触孔暴露出第一选择栅和第二选择栅中至少之一以及栅电极；以及用导电材料来填充接触孔。接触孔可以是暴露出栅电极的单个部分的孔型、或者暴露出栅电极的两个部分的条型或线型。
[0016]在一个实施例中，一种制造非易失性存储器件的方法包括以下步骤:在衬底之上形成第一图案，第一图案具有存储层和牺牲层；分别在第一图案的第一侧壁和第二侧壁上形成第一选择栅和第二选择栅；在衬底中与第一图案的第一侧壁相邻形成源极区；在衬底中与第一图案的第二侧壁相邻形成漏极区；在衬底之上形成层间电介质层以覆盖第一选择栅和第二选择栅以及第一图案；选择性地刻蚀层间电介质层以形成开口部，所述开口部暴露出牺牲层，并且暴露出第一选择栅或第二选择栅、或者第一选择栅和第二选择栅；去除牺牲层；扩大开口部；以及用导电材料填充开口部，导电材料用以形成栅电极和栅极接触。形成第一图案的步骤可以包括以下步骤:在衬底之上形成存储层，存储层包括隧道电介质层、电荷陷阱层以及电荷阻挡层；在存储层之上形成牺牲层，牺牲层相对于层间电介质层具有刻蚀选择性；以及选择性地刻蚀牺牲层和存储层。形成第一选择栅和第二选择栅的步骤可以包括以下步骤:在第一图案之上形成栅电介质层；在栅电介质层之上形成栅导电层；以及利用毯式刻蚀工艺来刻蚀栅导电层和栅电介质层。毯式刻蚀工艺可以包括回蚀工艺。第一选择栅和第二选择栅可以在至少一个端部处彼此接合。开口部可以是孔型、条型或线型，并且开口部可以暴露出牺牲层以及第一选择栅和第二选择栅。牺牲层可以经由湿法刻蚀来去除。
【专利附图】
【附图说明】
[0017]图1是说明传统的非易失性存储器件的截面图。
[0018]图2A至图2C是说明根据第一实施例的非易失性存储器件的示图。
[0019]图3A至图3G和图4A至图4G是解释一种制造根据第一实施例的非易失性存储器件的示例性方法的示图。
[0020]图5A至图5C是说明根据第二实施例的非易失性存储器件的示图。
[0021]图6A至图6H和图7A至图7H是解释一种制造根据第二实施例的非易失性存储器件的方法的示图。
[0022]图8A和图SB是说明根据实施例的非易失性存储器件的单元阵列的平面图。
[0023]图9是根据实施例的非易失性存储器件的电路图。
[0024]图10是示出包括根据实施例的非易失性存储器件的存储系统的框图。
【具体实施方式】
[0025]以下将参照附图更具体地描述各种实施例。然而，实施例可以采用不同的形式来实施，并且不应解释为局限于本文所具体陈列的实施例。在整个说明书中，相同的附图标记贯穿各种附图与实施例表示相似的部件。
[0026]附图并非必须按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
[0027]以下将描述的实施例提供了一种能适用于嵌入式存储器的非易失性存储器件及其制造方法。具体地，实施例涉及一种在嵌入式系统中的快闪存储器，并且更具体而言，涉及一种可以防止硅-氧化物-氮化物-氧化物-硅(SONOS)型快闪存储器件中过擦除和过度电流消耗的非易失性存储器件及其制造方法。供作参考，SONOS型快闪存储器件是利用了如下机制的一种非易失性存储器件:用于将电荷载流子捕入或射出浮栅中的陷阱位置的机制。
[0028]为此，实施例提供了一种非易失性存储器件及其制造方法，所述非易失性存储器件具有能防止过擦除的选择栅，并且可以采用福勒-诺德海姆(FN)隧穿方案来执行编程操作和擦除操作，福勒-诺德海姆(FN)隧穿方案与热载流子注入(HCI)方案相比能显著地减小电流消耗。传统的具有选择栅的非易失性存储器件存在两种普通种类。第一种是双栅型非易失性存储器件，其中选择栅平行于存储栅并且间隔预定距离而被设置在存储栅(或浮栅)的一侧。第二种是分裂栅型非易失性存储器件(split gate type nonvolatile memorydevice)，其中选择栅被设置成与存储栅(或浮栅)的一个侧壁相邻。尽管在这些器件中可以通过选择栅来防止过擦除，但是因为选择栅仅形成在存储栅的一侧，所以单元一致性受损，并且非易失性存储器件的特性可能由于选择栅的沟道长度的变化和电荷陷阱失配(chargetrap mismatch)(或者单个器件中的各种电荷陷阱的电荷状态之间的失配)而恶化。因而，实施例提供了如下的一种非易失性存储器件，其具有能防止过擦除的选择栅，并且可以防止由于选择栅的沟道长度的变化和电荷陷阱失配引起的非易失性存储器件的特性恶化。
[0029]在以下描述中，第一导电类型和第二导电类型指的是互补的导电类型。即，如果第一导电类型是P型，则第二导电类型是N型，而如果第一导电类型是N型，则第二导电类型是P型。这表示根据实施例的非易失性存储器件可以是N沟道型或P沟道型。
[0030]图2A至图2C是说明根据第一实施例的非易失性存储器件的示图。具体地，图2A至图2C中的每个说明非易失性存储器件的单位单元，其中，图2A是平面图，图2B和图2C是沿着图2A的线X-X’和Y-Y’截取的截面图。
[0031]参见图2A至图2C，根据第一实施例的非易失性存储器件包括:存储栅(MG)208，所述存储栅(MG) 208在衬底201上层叠有存储层206和栅电极207 ;选择栅(SG) 209，所述选择栅(SG)209形成在存储栅208的侧壁上；源极区215和漏极区216，形成在包括了存储栅208和选择栅209的栅图案210的侧面的衬底201中；以及栅极接触217，将存储栅208与选择栅209电连接。
[0032]在衬底201中形成第二导电类型的深阱202和第一导电类型(或P型)的隔离阱203。衬底201可以是半导体衬底。半导体衬底可以处于单结晶状态，并且可以包括硅。在一个实施例中，半导体衬底可以包括单晶硅层。例如，衬底201可以是体硅衬底、或者顺序层叠有支撑衬底(supporting substrate)、掩埋电介质层以及单晶娃层的绝缘体上娃(Silicon-On-1nsulator, SOI)衬底。
[0033]形成在衬底201中的深阱202和隔离阱203可以是杂质区，并且提供在其上单位单元可以操作的基底，所述杂质区通过分别离子注入第二导电类型(或N型)的杂质(或掺杂物)和第一导电类型(或P型)的杂质而形成。在操作中，可以将偏置(例如，电压)施加到深阱202和隔离阱203。由于施加到深阱202和隔离阱203的偏置，在器件操作期间施加到栅图案210的偏置的幅值会由于电荷载流子基于两个节点的不同电位而移动来减小。另外，深阱202限定可以限定多个隔离阱203的区域，并且每个隔离阱203限定可以限定一个或更多个存储器单元的更小的区域。这两个阱202和203用以分别控制被设置在不同的隔离阱/深阱中的存储器单元的操作，见图8A。阱也用以减小被设置在相邻阱中的存储器单元的干扰效应。
[0034]隔离结构204形成在衬底201中，以这种方式来限定有源区205。有源区205可以是具有长轴和短轴的条型或线型。有源区205可以包括沿着长轴的方向形成在有源区205的端部处的突部(未示出)。隔离结构204可以经由浅沟槽隔离(Shallow TrenchIsolation, STI)工艺来形成。隔离结构204包括电介质材料以将指定区域电隔离。相对于衬底201，隔离结构204的底表面可以位于比隔离阱203的底表面更高的水平。在另一个实施例中，隔离结构204的底表面可以位于隔离阱203的底表面与深阱202的底表面之间。
[0035]层叠有存储层206和栅电极207的存储栅208形成在衬底201上。存储层206可以是顺序层叠有隧道电介质层206A、电荷陷阱层206B以及电荷阻挡层206C的叠层。隧道电介质层206A、电荷陷阱层206B以及电荷阻挡层206C中每种可以包括氧化物层、氮化物层、氮氧化物层或者包括了这些层的组合的叠层。例如，在一个实施例中，隧道电介质层206A和电荷阻挡层206C各自都可以是氧化物层，而电荷陷阱层206B可以是氮化物层。换言之，存储层206可以具有氧化物-氮化物-氧化物(ONO)结构。存储层206上的栅电极207用作控制栅，并且控制电荷载流子(即，电子或空穴)捕入或射出存储层206的电荷陷阱层206B。栅电极207可以包括包含有娃或金属的导电材料,但是实施例不局限于此。
[0036]选择栅209形成在存储栅208的侧壁上。选择栅209起防止过擦除的作用。为了防止非易失性存储器件的特性由于沟道长度变化和电荷陷阱失配而恶化，选择栅209可以具有形成在存储栅208的侧壁上的形状。具体地，当从上方观察时，选择栅209可以具有形成在存储栅208的所有侧壁上且因而完全包围存储栅208的外周的形状。当从截面的角度(诸如图2B的示图)观察时，选择栅209可以具有形成在存储栅208的第一侧壁和第二侧壁上类似于间隔件的结构。例如，选择栅209的第一部件被提供成与存储栅208的第一侧壁(例如，当从图2B的角度观察时的左侧壁)相邻，而第二部件被提供成与存储栅的第二侧壁(例如，当从图2B的角度观察时的右侧壁)相邻。选择栅209可以包括包含硅或金属、或者娃和金属的导电材料。
[0037]在图2A至图2C的实施例中，由于当从上方观察(诸如图2A的示图)时选择栅209具有包围存储栅208的形状，所以可以改善单元一致性。
[0038]尽管选择栅209被示为完全环绕存储栅208的外周的整体结构，如图2A至图2C中所示，但是选择栅209可以根据实施而具有不同的配置。例如，选择栅209可以包括仅在一个端部(例如，提供有栅极接触217之处)彼此物理连接而在另一个端部断开的第一部件和第二部件。可替选地，选择栅209可以包括彼此根本未物理连接的第一部件和第二部件，且因而利用两个栅极接触217来将控制信号提供给选择栅209的第一部件和第二部件。
[0039]栅电介质层211被设置在选择栅209与衬底201之间、以及选择栅209与存储栅208之间。如图2B和图2C中所示，栅电介质层211可以具有‘L’形状的截面。例如，栅电介质层211包括被设置在隔离阱203与选择栅209之间的横向部分、和被设置在存储栅208与选择栅209之间的垂直部分。垂直部分被设置在存储层206和栅电极207的侧壁上。在一个实施例中，栅电介质层211的设置在选择栅209与隔离阱203 (或衬底201)之间的横向部分的厚度等于或大于栅电介质层211的设置在选择栅209和存储栅208之间的垂直部分的厚度。栅电介质层211可以包括氧化物层、氮化物层、氮氧化物层或者它们的叠层。
[0040]间隔件212形成在包括存储栅208和选择栅209的栅图案210的侧壁上。在一个实施例中，当从上方观察时，间隔件212具有环绕栅图案210的外周的形状。例如，间隔件212形成在选择栅209的远离存储栅208的侧壁上。当从截面的角度(诸如图2B的示图)观察时，间隔件212具有形成在选择栅209 (或者栅图案210，因为根据图2A至图2C的实施例选择栅209限定栅图案210的外周)的第一侧壁和第二侧壁上的结构。间隔件212可以包括氧化物层、氮化物层、氮氧化物层或者它们的叠层。[0041]第二导电类型的源极区215和漏极区216形成在衬底201中位于包括了存储栅208和选择栅209的栅图案210的第一侧和第二侧。源极区215和漏极区216可以是通过将第二导电类型的杂质注入到衬底201中形成的杂质区，并且可以具有轻掺杂漏极(LightlyDoped Drain，LDD)结构(例如，杂质区213A和213B)。具体地，源极区215和漏极区216可以包括第二导电类型的第一杂质区213A和213B以及第二导电类型的第二杂质区214A和214B。第二杂质区214A和214B的杂质掺杂浓度可以比第一杂质区213A和213B的杂质掺杂浓度大。第一杂质区213A和213B的部分可以与选择栅209的部分重叠，并且第一杂质区213A和213B与第二杂质区214A和214B的界面可以与间隔件212的外周对准。
[0042]层间电介质层220形成在例如衬底201的整个表面之上以覆盖栅图案210。栅极接触217、源极接触218以及漏极接触219穿通层间电介质层220，并且分别与栅图案210、源极区215以及漏极区216连接。层间电介质层220可以包括:氧化物层、氮化物层、氮氧化物层或者它们的叠层。
[0043]栅极接触217可以是插塞，即通过填充暴露出选择栅209和存储栅208的栅电极207的通孔来形成的结构。可替选地，栅极接触217可以是条型或线型，接触存储栅208的栅电极207和在栅电极207的两侧或多侧的选择栅209。在一个实施例中，存储栅208和选择栅209通过栅极接触217而彼此电连接。
[0044]栅极接触217执行将层间电介质层220上的导线(未示出)例如字线连接至栅图案210的功能。经由字线施加的偏置可以被同时施加到存储栅208和选择栅209。源极接触218执行将层间电介质层220上的导线(未示出)例如源极线连接至源极区215的功能。漏极接触219执行将层间电介质层220上的导线(未示出)例如位线连接至漏极区216的功倉泛。
[0045]尽管在附图中未示出，在一个实施例中，欧姆接触层形成在存储栅208的表面上、选择栅209的表面上、源极区215的表面上以及漏极区216的表面上。欧姆接触层减小接触电阻，并且可以包括金属硅化物。
[0046]由于具有上述结构的非易失性存储器件具有选择栅209，所以可以防止过擦除，且因而可以消除对恢复操作和用于恢复操作的外围电路的需求。也就是说，通过防止过擦除，可以改善非易失性存储器件的操作特性和集成度。
[0047]此外，在具有上述结构的非易失性存储器件中，当存储栅208和选择栅209被设置在隔离阱203上，并且选择栅209被设置在存储栅208的侧面时，福勒-诺德海姆(FN)隧穿方案可以用于编程操作和擦除操作。换言之，可以防止由于热载流子注入(HCI)方案的使用而在传统技术中引起的问题，诸如过度的功耗。
[0048]另外，在具有上述结构的非易失性存储器件中，当选择栅209被设置在存储栅208的侧面时，可以防止非易失性存储器件的特性由于选择栅的沟道长度的变化和电荷陷阱失配而恶化。
[0049]此外，在具有上述结构的非易失性存储器件中，由于选择栅209被设置在存储栅208的侧面，并且当从上方观察时具有包围(或者大体包围)存储栅208的形状，所以可以改
善单元一致性。
[0050]图3A至图3G和图4A至图4G是解释一种用于制造根据本发明的第一实施例的非易失性存储器件的示例性方法的示图。具体地，图3A至图3G和图4A至图4G是沿着图2A的线x-x’和Y-Y’截取的截面图，解释用于制造非易失性存储器件的方法的工艺。
[0051]参见图3A和图4A，在衬底11中形成第二导电类型的深阱12。体硅衬底或者SOI衬底可以用作衬底11。深阱12可以通过将第二导电类型的杂质(例如，N型杂质)注入到衬底11中来形成。
[0052]隔离结构14形成在衬底11中以限定在深阱12中的多个有源区。隔离结构14可以经由浅沟槽隔离(STI)工艺来形成。STI工艺指的是在衬底11中限定用于隔离的沟槽以及将电介质材料填充在沟槽中的一系列工艺，由此形成隔离结构。通过隔离结构14限定的每个有源区可以是具有长轴和短轴的条型或线型。通过隔离结构14限定的每个有源区可以包括形成在有源区的端部处的突部(未示出)。
[0053]在衬底11中形成第一导电类型的隔离阱13 (或者浅阱)。在一个实施例中在深阱12内形成隔离阱13。隔离阱13可以被形成为使得隔离阱13的底表面位于隔离结构14的底表面与深阱12的底表面之间的深度处。可以在深阱12中形成多个隔离阱13。各隔离阱13可以通过隔离结构14以及位于隔离阱13与深阱12之间的结隔离来隔离。隔离阱13可以通过将第一导电类型的杂质(例如，P型杂质)注入到深阱12中来形成。
[0054]参见图3B和图4B，在衬底11的表面上形成存储层18A。存储层18A包括在隔离阱13之上的隧道电介质层15、在隧道电介质层15之上的电荷陷阱层16、以及在电荷陷阱层16之上的电荷阻挡层17。隧道电介质层15、电荷陷阱层16、以及电荷阻挡层17中的每个可以被形成为电介质层，并且可以包括氧化物层、氮化物层、或氮氧化物层、或者它们的组合。在一个实施例中，存储层18A具有氧化物-氮化物-氧化物(ONO)结构，但是可以根据实施具有不同的结构。
[0055]具体地，隧道电介质层15可以由诸如氧化硅层的氧化物层来形成。氧化硅层可以经由热氧化来形成。电荷陷阱层16可以由诸如氮化硅层的氮化物层来形成。电荷陷阱层16可以经由化学气相沉积(CVD)或原子层沉积(ALD)来形成。电荷阻挡层17可以由介电常数比氧化硅层高的氧化物层(诸如金属氧化物层)来形成。电荷阻挡层17可以经由CVD来形成。
[0056]在存储层18A上形成第一栅导电层19A。第一栅导电层19A可以利用含娃材料来形成。例如，在一个实施例中，第一栅导电层19A可以包括多晶娃。
[0057]参见图3C和图4C,在第一栅导电层19A上形成掩模图案(未不出)之后,第一栅导电层19A和存储层18A利用掩模图案作为刻蚀掩模而被顺序刻蚀。刻蚀可以被执行为干法刻蚀工艺。
[0058]结果，可以形成层叠有存储层18和栅电极19的存储栅20。
[0059]参见图3D和图4D，在包括了存储栅20的结构的外表面之上形成栅电介质层21A。栅电介质层21A可以包括氧化物、氮化物、或氮氧化物、或者它们的组合。例如，栅电介质层21A可以是经由氧化工艺或沉积工艺形成的氧化物层。氧化工艺可以包括热氧化，而沉积工艺可以包括CVD、物理气相沉积(PVD)或ALD。
[0060]在栅电介质层21A上形成第二栅导电层22A。第二栅导电层22A可以包括含娃材料。在一个实施例中，第二栅导电层22A可以利用与存储栅20的栅电极19相同的材料形成。例如，第二栅导电层22A可以基于多晶娃。第二栅导电层22A的厚度d确定将经由后续工艺形成的选择栅的沟道长度。在一个实施例中，控制该厚度以获得针对选择栅的期望的沟道长度。
[0061]参见图3E和图4E，对第二栅导电层22A和栅电介质层21A执行毯式刻蚀工艺，以形成选择栅22。毯式刻蚀工艺可以被执行为回蚀工艺。栅电介质层21可以被设置在选择栅22与存储栅21之间、以及选择栅22与衬底11 (或者隔离阱13)之间。如图3E中所示，选择栅22形成在存储栅20的侧壁上，并且可以具有间隔件形状。与利用光刻和刻蚀的图案化工艺相比时，因为选择栅22经由毯式刻蚀工艺来形成，所以选择栅22的厚度更加均匀。毯式刻蚀工艺的实例包括回蚀工艺和不利用刻蚀掩模来执行刻蚀的其他的刻蚀工艺。结果，可以减小选择栅22的沟道长度变化，使得可以改善单元一致性。
[0062]作为毯式刻蚀工艺的结果，栅图案23通过形成毯式刻蚀工艺来形成。栅图案23包括存储栅20和形成在存储栅20的侧壁上的选择栅22。栅电介质层21被设置在存储栅20的侧壁上，并且将存储栅20与选择栅22分开。
[0063]参见图3F和图4F，在栅图案23的第一侧和第二侧衬底111中形成第二导电类型的第一杂质区24A和24B。第一杂质区24A和24B可以通过将第二导电类型的杂质注入到栅图案23的第一侧和第二侧的衬底11中来形成。
[0064]在栅图案23的侧壁上形成间隔件25。换言之，在选择栅22的侧壁上形成间隔件25。间隔件25可以包括:氧化物、氮化物、或者氮氧化物、或者它们的组合。间隔件25根据实施可以是单个层或者包括多个层。
[0065]在包括了间隔件25的栅图案23的侧面衬底11中形成第二导电类型的第二杂质区26A和26B。第二杂质区26A和26B可以通过将第二导电类型的杂质注入到衬底11中(例如，在隔离阱13内由间隔件25和隔离结构14所限定的区域)来形成。在一个实施例中，第二杂质区26A和26B具有比第一杂质区24A和24B大的杂质掺杂浓度。
[0066]包括第一杂质区24A和第二杂质区26A的第一组杂质区限定了源极区27。包括第一杂质区24B和第二杂质区26B的第二组杂质区限定了漏极区28。第一杂质区24A和24B分别限定源极区27和漏极区28的LDD结构。
[0067]参见图3G和4G，在衬底11上形成层间电介质层30以覆盖栅图案23。层间电介质层30可以包括:氧化物、氮化物和氮氧化物、它们的组合。层间电介质层30根据实施可以是单个层、或者包括多个层。
[0068]尽管图3G和图4G中未示出，但是在形成层间电介质层30之前，欧姆接触层(未示出)可以形成在存储栅20的表面上、选择栅22的表面上、源极区27的表面上以及漏极区28的表面上。欧姆接触层可以利用金属氮化物来形成。欧姆接触层可以经由一系列工艺来形成:在衬底11的表面上形成金属层(诸如钴层或钛层)，且因而顺序执行退火和清洗以去除金属层未反应的部分。
[0069]栅极接触31、源极接触32以及漏极接触33穿过层间电介质层30而形成以分别接触栅图案23、源极区27以及漏极区28。栅极接触31与选择栅22和存储栅20共同耦接。也就是说，栅极接触31被形成为使得选择栅22和存储栅20借助栅极接触31而彼此连接。具体地，栅极接触31可以被形成为与存储栅20的栅电极19和选择栅22接触的接触插塞、或者可以是与存储栅20的栅电极19和在栅电极19的侧面的选择栅22接触的条型或线型。
[0070]尽管附图中未示出，但是在层间电介质层30之上形成与栅极接触31接触的字线、与源极接触32接触的源极线、以及与漏极接触33接触的位线。[0071]由于经由上述工艺形成的非易失性存储器件具有选择栅22，所以可以防止过擦除，并且可以避免对恢复操作的需求(这将消除用于恢复操作的外围电路的需要)。结果，通过防止过擦除，可以改善操作特性，并且更密集地集成非易失性存储器件。
[0072]此外，在经由上述工艺形成的非易失性存储器件中，当存储栅20和选择栅22被设置在隔离阱13上，并且选择栅22被设置在存储栅20的侧面时，可以利用FN隧穿方案来编程并擦除器件。因此，可以防止传统技术中由于HCI方案的利用而引起的问题，诸如过度功耗。
[0073]另外，在经由上述工艺形成的非易失性存储器件中，当选择栅22经由毯式刻蚀工艺形成在存储栅20的外周时，可以防止非易失性存储器件的特性由于选择栅的沟道长度变化和电荷陷阱失配而恶化，并且可以改善单元一致性。
[0074]图5A至图5C是说明根据第二实施例的非易失性存储器件的示图。具体地，图5A至图5C说明非易失性存储器件的单位单元，其中，图5A是平面图，而图5B和图5C分别是沿着图5A的线X-X’和Y-Y’截取的截面图。
[0075]参见图5A至图5C，根据第二实施例的非易失性存储器件包括:存储栅(MG)308，所述存储栅(MG) 308在衬底301上层叠有存储层306和栅电极307 ;选择栅(SG) 309，所述选择栅(SG)309形成在存储栅308的侧壁上；源极区315和漏极区316，所述源极区315和漏极区316形成在栅图案310的第一侧和第二侧的衬底301中。栅图案310包括存储栅308和选择栅309。栅极接触317将存储栅308与选择栅309彼此电连接，并且可以与存储栅308的栅电极307整体形成。如本文中所使用的，术语“整体形成”指的是被形成为整体结构的结构，例如，通过利用相同的沉积步骤来形成两种不同的结构。
[0076]在衬底301中形成第二导电类型的深阱302和第一导电类型的隔离阱303 (或浅阱)。在一个实施例中，隔离阱303被形成在深阱302。衬底301可以是半导体衬底。半导体衬底可以处于单结晶状态，以及可以是包括硅的材料并处于多结晶状态。在一个实施例中，半导体衬底可以包括单晶硅层。例如，衬底301可以是体硅衬底、或者顺序层叠有支撑衬底、掩埋电介质层以及单晶硅层的绝缘体上硅(SOI)衬底。
[0077]形成在衬底301中的深阱302和隔离阱303可以是杂质区，并且提供于其中单位单元可以操作的区域，所述杂质区通过注入第二导电类型的杂质和第一导电类型的杂质来分别形成。在操作中，可以将偏置(例如，电压)施加到深阱302和隔离阱303。由于施加到深阱302和隔离阱303的偏置，器件操作期间施加到栅图案310的偏置的幅值可以被减小。另外，深阱302和隔离阱303可以减小相邻的单位单元之间的干扰。
[0078]在衬底301中形成隔离结构304，以这种方式来限定有源区305。有源区305可以是线型或者具有长轴和短轴的条型。有源区305可以包括沿着长轴的方向形成在有源305的端部处的突部(未示出)。隔离结构304可以经由浅沟槽隔离(STI)工艺来形成。隔离结构304可以包括电介质层。相对于衬底301，隔离结构304的底表面可以比隔离阱303的底表面高。隔离结构304的底表面可以位于隔离阱303的底表面与深阱302的底表面之间。
[0079]层叠有存储层306和栅电极307的存储栅308形成在衬底301上。存储层306可以是叠层，其中隧道电介质层306A形成在隔离阱303之上、电荷陷阱层306B形成在隧道绝缘层306A之上以及电荷阻挡层306C形成在电荷陷阱层306B之上。隧道电介质层306A、电荷陷阱层306B以及电荷阻挡层306C中每种可以包括:氧化物层、氮化物层、氮氧化物层或者它们的叠层。例如，隧道电介质层306A和电荷阻挡层306C各自都可以是氧化物层，而电荷陷阱层306B可以是氮化物层。在一个实施例中，存储层306可以具有氧化物-氮化物-氧化物(ONO)结构。在存储层306上的栅电极307用作控制栅，并且控制电荷载流子捕入和射出存储层306的电荷陷阱层306B。栅电极307可以与栅极接触317被形成为整体结构，并且可以包括包含硅或金属、或者含两者的导电材料。
[0080]在存储栅308的侧壁上形成选择栅309。选择栅309起防止过擦除的作用。为了防止非易失性存储器件的特性由于沟道长度的变化和电荷陷阱失配而恶化，选择栅309可以具有形成在存储栅308的侧壁上的形状。具体地，当从上方观察时，选择栅309可以具有形成在存储栅308的全部侧壁上且因而包围存储栅308的形状。当从截面的角度(诸如图5B的示图)观察时，选择栅309可以具有形成在存储栅308的两个侧壁上类似于间隔件的结构。由于当从上方观察时选择栅309包围存储栅308，所以可以改善单元一致性。选择栅309可以包括硅或金属。
[0081]栅电介质层311被设置在选择栅309与衬底301之间、以及选择栅309与存储栅308之间。因而，栅电介质层311的截面可以具有‘L’截面形状。栅电介质层311的在选择栅309与衬底301之间的部分的厚度可以等于或大于栅电介质层311的在选择栅309和存储栅308之间的部分的厚度。栅电介质层311可以包括:氧化物层、氮化物层和氮氧化物层、或者它们的叠层。
[0082]在包括了存储栅308和选择栅309的栅图案310的侧壁上形成间隔件312。当从上方观察时，间隔件312可以具有形成在栅图案310的全部侧壁上且因而包围栅图案310的形状，并且当从截面的角度(诸如图5B的示图)观察时，间隔件312可以具有形成在栅图案310的第一侧壁和第二侧壁上的结构。间隔件312可以包括:氧化物层、氮化物层、氮氧化物层或者它们的叠层。
[0083]在包括了存储栅308和选择栅309的栅图案310的第一侧和第二侧于衬底301中形成第二导电类型的源极区315和漏极区316。源极区315和漏极区316可以是通过将第二导电类型的杂质注入到衬底301中形成的杂质区，并且可以具有LDD结构。具体地，源极区315和漏极区316可以包括第二导电类型的第一杂质区313A和313B以及第二导电类型的第二杂质区314A和314B。第二杂质区314A和314B的杂质掺杂浓度可以比第一杂质区313A和313B的杂质掺杂浓度大。第一杂质区313A和313B的部分可以与选择栅309的部分重叠，并且第一杂质区313A和313B与第二杂质区314A和314B的界面可以与间隔件312的外侧壁对准。
[0084]在衬底301的表面之上形成层间电介质层320以覆盖栅图案310。栅极接触317、源极接触318以及漏极接触319被形成在层间电介质层320中来穿通层间电介质层320并分别与栅图案310、源极区315以及漏极区316连接。层间电介质层320可以包括:氧化物层、氮化物层、氮氧化物层或者它们的叠层。
[0085]栅极接触317可以与存储栅308的栅电极307形成为整体结构，并且可以具有接触选择栅309的结构。在一个实施例中，栅极接触317可以是与存储栅308的栅电极307和选择栅309接触的接触插塞。在另一个实施例中，栅极接触317可以是条型或线型，接触存储栅308的栅电极307和在栅电极307的至少两侧的选择栅309。存储栅308和选择栅309可以通过栅极接触317而彼此电连接。[0086]栅极接触317执行将层间电介质层320上的导线(未示出)例如字线连接至栅图案310的功能。经由字线施加的偏置可以同时被施加到存储栅308和选择栅309。源极接触318执行将层间电介质层320上的导线(未示出)例如源极线连接至源极区315的功能。漏极接触319执行将层间电介质层320上的导线(未示出)例如位线连接至漏极区316的功倉泛。
[0087]尽管附图中未示出，在一个实施例中，欧姆接触层可以形成在选择栅309的表面上、源极区315的表面上以及漏极区316的表面上。欧姆接触层减小接触电阻，并且可以包括金属娃化物。
[0088]由于具有上述结构的非易失性存储器件具有选择栅309，所以可以防止过擦除。经此，可以不需要诸如恢复的额外操作，由此可以不需要用于恢复操作的外围电路。也就是说，通过防止过擦除，可以改善非易失性存储器件的操作特性和集成度。
[0089]此外，在具有上述结构的非易失性存储器件中，存储栅308和选择栅309被设置在隔离阱303上，并且选择栅309被设置在存储栅308的侧面。因此，可以利用FN隧穿方案来编程并擦除非易失性存储器件。因此，可以防止由于HCI方案的使用而在传统技术中引起的问题，诸如过度功耗。
[0090]另外，在具有上述结构的非易失性存储器件中，由于选择栅309被设置在存储栅308的侧面，所以可以防止非易失性存储器件的特性由于选择栅的沟道长度变化和电荷陷阱失配而恶化。
[0091]此外，在具有上述结构的非易失性存储器件中，由于选择栅309被设置在存储栅308的侧面，并且当从上方观察时具有包围存储栅308的形状，所以可以改善单元一致性。
[0092]此外，在具有上述结构的非易失性存储器件中，由于栅电极307与栅极接触317被形成为整体结构，所以包括金属的材料可以用于栅电极307，由此可以增大操作速度。
[0093]图6A至图6H和图7A至图7H是说明一种制造根据本发明的第二实施例的非易失性存储器件的方法的示图。具体地，图6A至图6H和图7A至图7H是分别沿着图5A的线X-X’和Y-Y’截取的截面图，示出一种用于制造非易失性存储器件的方法。
[0094]参见图6A和图7A，在衬底51中形成第二导电类型的深阱52。体硅衬底或SOI衬底可以用作衬底51。深阱52可以通过将第二导电类型的杂质(例如，N型杂质)离子注入到衬底51中来形成。
[0095]在衬底51中形成隔离结构54以限定多个有源区。隔离结构54可以经由STI工艺来形成。STI工艺指的是以下一系列工艺:在衬底51中限定用于隔离的沟槽，并且将电介质物质填充在沟槽中，由此形成隔离结构。由隔离结构54限定的每个有源区可以是具有长轴和短轴的条型或线型。由隔离结构54限定的每个有源区可以包括形成在有源区的端部处的突部(未示出)。
[0096]在衬底51中形成第一导电类型的隔离阱53。隔离阱53可以形成在深阱52中。隔离阱53可以形成为使得隔离阱53的底表面位于隔离结构54的底表面与深阱52的底表面之间。多个隔离阱53可以形成在深阱52中。各隔离阱53可以通过隔离结构54以及在隔离阱53与深阱52之间的结隔离来隔离。隔离阱53可以通过将第一导电类型的杂质(例如，P型杂质)离子注入到深阱52中来形成。
[0097]参见图6B和7B，层叠有隧道电介质层55、电荷陷阱层56以及电荷阻挡层57的存储层58A形成在衬底51的表面上。隧道电介质层55、电荷陷阱层56以及电荷阻挡层57中的每个可以由电介质层形成。可以利用氧化物层、氮化物层或者氮氧化物层作为电介质层。存储层58A可以被形成为具有氧化物-氮化物-氧化物(ONO)结构。
[0098]具体地，隧道电介质层55可以被形成为氧化物层，诸如氧化硅层。氧化硅层可以经由热氧化来形成。电荷陷阱层56可以被形成为氮化物层，诸如氮化硅层。电荷陷阱层56可以经由化学气相沉积(CVD)或者原子层沉积(ALD)来形成。电荷阻挡层57可以由介电常数比氧化硅层高的氧化物层形成，诸如金属氧化物层。电荷阻挡层57可以经由CVD形成。
[0099]在存储层58A上形成牺牲层59A。牺牲层59A可以利用相对于存储层58A以及将经由后续工艺形成的栅电介质层和层间电介质层而具有刻蚀选择性的物质来形成。例如，牺牲层59A可以被形成为氮化物层。
[0100]参见图6C和图7C，在牺牲层59A上形成掩模图案(未示出)之后，利用掩模图案作为刻蚀掩模来刻蚀牺牲层59A和存储层58A。刻蚀可以被执行为干法刻蚀工艺。
[0101]结果，可以形成层叠有存储层58和牺牲层59的第一图案60。
[0102]参见图6D和图7D,在包括了第一图案60的结构的外表面之上形成栅电介质层61A。栅电介质层61A可以包括:氧化物层、氮化物层或者氮氧化物层。例如，栅电介质层61A可以由氧化物层形成，并且氧化物层可以经由氧化工艺或沉积工艺来形成。氧化工艺可以包括热氧化，并且沉积工艺可以包括CVD、物理气相沉积(PVD)或ALD。
[0103]在栅电介质层61A上形成栅导电层62A。栅导电层62A可以利用包括娃的材料形成。例如，栅导电层62A可以被形成为多晶硅层。可以控制栅导电层62A的厚度来获得期望尺寸的选择栅沟道长度。
[0104]参见图6E和图7E,通过对栅导电层62A和栅电介质层61A执行毪式刻蚀工艺来形成选择栅62。毯式刻蚀工艺可以被执行为回蚀工艺。栅电介质层61可以具有被设置在选择线62与第一图案60之间以及选择栅62与衬底51之间的形状。选择栅62形成在第一图案60的侧壁上，并且可以具有间隔件形状。相对于利用光刻和刻蚀的图案化工艺，由于选择栅62经由毯式刻蚀工艺来形成，所以可以减小选择栅62的沟道长度的变化，使得可以改善单元一致性。
[0105]因此，可以形成第二图案63，其包括了第一图案60和形成在第一图案60的侧壁上的选择栅62。
[0106]参见图6F和图7F，在第二图案63的第一侧和第二侧于衬底51中形成第二导电类型的第一杂质区64A和64B。如图6F中所不，第一杂质区64A和64B可以通过将第二导电类型的杂质注入到第二图案63的第一侧和第二侧的衬底51中来形成。
[0107]在第二图案63的侧壁上形成间隔件65。换言之，在选择栅62的侧壁上形成间隔件65。间隔件65可以包括:氧化物层、氮化物层、氮氧化物层或者它们的叠层。
[0108]如图6F中所示，在包括了间隔件65的第二图案63的第一侧和第二侧于衬底51中形成第二导电类型的第二杂质区66A和66B。第二杂质区66A和66B可以通过将第二导电类型的杂质注入到第二图案63两侧的衬底51中来形成，并且可以被形成为杂质掺杂浓度大于第一杂质区64A和64B。
[0109]因此，在第二图案63的第一侧和第二侧的衬底51中可以形成具有包括第一杂质区64A和64B以及第二杂质区66A和66B的LDD结构的源极区67和漏极区68。[0110]参见图6G和7G，在衬底51上形成层间电介质层69以覆盖第二图案63。层间电介质层69可以包括:氧化物层、氮化物层、氮氧化物层或者它们的叠层。
[0111]在一个实施例中，尽管附图中未示出，但是在形成层间电介质层69之前，可以在选择栅62的表面、源极区67的表面以及漏极区68的表面中的任何一个上形成欧姆接触层。欧姆接触层可以利用金属硅化物来形成。欧姆接触层可以经由以下一系列工艺来形成:在衬底51的整个表面上形成诸如钴层或钛层的金属层，然后顺序执行退火和用于去除金属层未反应的部分的清洗。
[0112]通过选择性地刻蚀层间电介质层69，来限定暴露出第二图案63的栅极接触孔70、暴露出源极区67的源极接触孔71、以及暴露出漏极区68的漏极接触孔72。栅极接触孔70可以被限定为暴露出牺牲层59和选择栅62的孔型(或接触孔)，或者为暴露出牺牲层59和牺牲层59的两侧的选择栅62的条型或线型。源极接触孔71和漏极接触孔72可以是孔型。
[0113]在一个实施例中，通过栅极接触孔70而暴露出的牺牲层59被去除，这也扩大了栅极接触孔70。牺牲层59可以利用湿法刻蚀来去除以避免对已经形成的结构的破坏。例如，在牺牲层59被形成为氮化物层的实施例中，牺牲层59可以利用磷酸溶液来被去除。
[0114]参见图6H和图7H，导电材料形成在衬底51的表面之上以填充栅极接触孔70、源极接触孔71以及漏极接触孔72。去除或平坦化导电材料直到暴露出层间电介质层69，由此形成栅极接触73、源极接触74和漏极接触75。由于栅极接触73填充因去除牺牲层59而产生的空间，所以栅极接触不仅用作存储栅的栅电极，也用作将存储栅与选择栅62连接的接触插塞。S卩，存储栅的栅极接触73和栅电极被形成为整体结构或整体形成。利用的导电材料可以是包括硅或金属、或者包括两者的材料。
[0115]尽管附图中未示出，但是在层间电介质层69上形成与栅极接触73接触的字线、与源极接触74接触的源极线、以及与漏极接触75接触的位线。
[0116]由于经由上述工艺形成的非易失性存储器件具有选择栅62，所以可以防止过擦除。因此，可以不需要诸如恢复的额外操作，由此可以不需要用于恢复操作的外围电路。也就是说，通过防止过擦除，可以改善非易失性存储器件的操作特性和集成度。
[0117]此外，在经由上述工艺形成的非易失性存储器件中，当包括了与栅极接触73和存储层58形成整体的栅电极的存储栅、以及选择栅62被设置在隔离阱53上，并且选择栅62被设置在存储栅的侧面时，FN隧穿方案可以用于编程操作和擦除操作。因此，可以防止由于HCI方案的利用而在传统技术中产生的问题，诸如过度功耗。
[0118]另外，在经由上述工艺形成的非易失性存储器件中，当选择栅62经由毯式刻蚀工艺形成在存储栅的侧面时，可以防止非易失性存储器件的特性由于选择栅的沟道长度的变化和电荷陷阱失配而恶化，并且可以改善单元一致性。
[0119]现将描述具有根据一个实施例的非易失性存储器件的单位单元的单元阵列。为了便于解释，图2A至图2C中所示的单位单元来被用来描述单元阵列的实施例。然而，实施例不局限于此。相同的附图标记将被用来表示相同的部件，并且出于简洁起见可以省略其详细描述。
[0120]图8A是说明根据一个实施例的非易失性存储器件的单元阵列的平面图，并且图SB是说明单元阵列的另一个实施例的平面图。
[0121]参见图8A和图8B，单元阵列包括:衬底201，所述衬底201具有多个有源区205 ;存储栅208，所述存储栅208形成在衬底201上，并且在每个存储栅208中层叠有存储层206和栅电极207 ;选择栅209，所述选择栅209形成在存储栅208的第一侧壁和第二侧壁上；栅极接触217，所述栅极接触217将栅电极207与选择栅209连接；以及多个字线WL (未示出)，所述多个字线WL延伸穿过有源区205。字线通过栅极接触217与存储栅208和选择栅209耦接。第二导电类型的源极区215和第二导电类型的漏极区216形成在字线WL侧面的衬底201中。单元阵列还包括:多个位线BL，所述多个位线BL经由多个漏极接触219与漏极区216连接；多个源极线SL，所述多个源极线SL经由多个源极接触218与源极区215连接。另外，单元阵列可以包括对应于各个有源区205而形成在衬底201中的第一导电类型的隔离阱203、和形成在衬底201中位于隔离阱203之下的第二导电类型的深阱202。根据隔离阱203和深阱202的结构以及向其施加偏置的方法，可以以字节为单位或以页为单位来执行擦除操作。
[0122]有源区205和与有源区205相对应的隔离阱203可以是沿着第一方向延伸的线型，并且可以在第二方向上彼此隔开预定的距离。根据位线BL或源极线SL的布局，有源区205可以包括或者可以不包括突出的上表面。
[0123]字线WL可以是沿着第二方向延伸的线型，并且可以在第一方向上彼此隔开预定的距离。源极区215和漏极区216沿着第一方向形成在字线WL之间。源极区215和漏极区216可以被交替地设置，或者可以被设置成使得相邻的字线WL共享源极区215。
[0124]每个存储栅208可以具有层叠有存储层206和栅电极207的结构。存储层206可以是顺序层叠有隧道电介质层206A、电荷陷阱层206B以及电荷阻挡层206C的叠层。栅电极207可以与栅极接触217形成为整体结构。存储栅208可以是沿着第二方向延伸的线型图案，并且可以具有横穿多个有源区205的形状。
[0125]选择栅209形成在存储栅208的侧壁上。为了防止非易失性存储器件的特性由于沟道长度的变化和电荷陷阱失配而恶化，选择栅209可以具有形成在存储栅208的侧壁上的形状。具体地，当从上方观察时，选择栅209可以具有形成在存储栅208的全部侧壁上且因而包围存储栅208的形状，并且当从截面的角度(诸如图2B的示图)观察时，选择栅209可以具有形成在存储栅208的两个侧壁上类似于间隔件的结构。由于当从上方观察时选择栅209具有包围存储栅208的形状，所以可以改善单元一致性。
[0126]在一个实施例中，栅极接触217可以是与存储栅208的栅电极207和选择栅209接触的接触插塞。在另一个实施例中，栅极接触217可以是与存储栅208的栅电极207以及在栅电极207的两侧的选择栅209接触的条型或线型。存储栅208和选择栅209可以通过栅极接触217而彼此电连接。
[0127]由于具有上述结构的非易失性存储器件具有选择栅209，所以可以防止过擦除。因此，可以不需要诸如恢复的额外操作，并且可以不需要用于恢复操作的外围电路。也就是说，通过防止过擦除，可以改善非易失性存储器件的操作特性和集成度。
[0128]此外，在具有上述结构的非易失性存储器件中，当存储栅208和选择栅209被设置在隔离阱203上、并且选择栅209被设置在存储栅208的侧面时，FN方案可以用于编程操作和擦除操作。因此，可以防止由于HCI方案的利用而在传统技术中引起的问题，诸如过度功耗。
[0129]另外，在具有上述结构的非易失性存储器件中，当选择栅209被设置在存储栅208的两个纵向侧面时，可以防止非易失性存储器件的特性由于选择栅的沟道长度变化和电荷陷阱失配而引起的恶化。
[0130]此外，在具有上述结构非易失性存储器件中，由于选择栅209被设置在存储栅208的侧面，并且具有从上方观察时包围存储栅208的形状，所以可以改善多个单位单元的一致性。经此，由于可以减小用于操作所需的偏置的幅值(例如，电压的幅值)，所以可以减小外围电路的尺寸，诸如泵浦电路(pumping circuit)等。
[0131]在下文中，将参照图9和表I来描述编程操作、擦除操作以及读取操作，图9示意性地示出了用于图8A和图SB中所示的单元阵列的电路图，表I示出了操作根据一个实施例的非易失性存储器件的单元阵列操作条件。供作参考，在表I中，IPW表示用P导电类型掺杂剂掺杂的隔离阱，而DNW意味着用N导电类型掺杂剂掺杂的深阱。
[0132]表I
[0133]
【权利要求】
1.一种非易失性存储器件，包括: 存储栅，所述存储栅包括设置在衬底之上的存储层和设置在所述存储层之上的栅电极，所述存储栅具有被分别设置在所述存储栅的第一侧和第二侧的对置的第一侧壁和第二侧壁； 第一选择栅和第二选择栅，所述第一选择栅和第二选择栅被设置在所述存储栅的所述第一侧壁和所述第二侧壁上； 源极区，所述源极区被形成在所述衬底中与所述存储栅的所述第一侧壁相邻； 漏极区，所述漏极区被形成在所述衬底中与所述存储栅的所述第二侧壁相邻；以及栅极接触，所述栅极接触与所述存储栅的所述栅电极耦接，并且与所述第一选择栅或所述第二选择栅、或者与所述第一选择栅和所述第二选择栅耦接。
2.如权利要求1所述的非易失性存储器件，其中，所述栅极接触与所述栅电极形成整体结构、并且包括相同的导电材料。
3.如权利要求1所述的非易失性存储器件，其中，所述第一选择栅和所述第二选择栅在至少一个端部彼此接合。
4.如权利要求1所述的非易失性存储器件，其中，所述栅极接触是被设置在所述存储栅的一个端部处的接触插塞，以及 其中，围着所述存储栅的侧壁延伸的所述第一选择栅和所述第二选择栅在两个端部处彼此接合。
5.如权利要求3所述的非易失性存储器件，其中，所述栅极接触是条型接触或线型接触，并且所述栅极接触与所述栅电极和在所述栅电极的至少两侧的所述选择栅相接触。
6.如权利要求1所述的非易失性存储器件，还包括: 层间电介质层，所述层间电介质层被形成在所述衬底之上， 其中，所述栅极接触穿通所述层间电介质层。
7.如权利要求1所述的非易失性存储器件，其中，所述存储层包括:隧道电介质层、设置在所述隧道电介质层之上的电荷陷阱层、以及设置在所述电荷陷阱层之上的电荷阻挡层。
8.如权利要求7所述的非易失性存储器件，其中，所述存储栅被配置成利用福勒-诺德海姆FN隧穿方案来编程和擦除，以及 其中，所述电荷陷阱层是电介质层。
9.一种非易失性存储器件，包括: 衬底，所述衬底具有多个有源区，所述有源区沿着第一方向延伸； 多个存储栅，每个存储栅包括层叠在所述衬底之上的存储层和栅电极； 多个选择栅，每个选择栅形成在所述存储栅中的一个存储栅的至少两个对置的侧壁上； 多个栅极接触，每个栅极接触将所述栅电极中的一个与相应的所述选择栅耦接； 多个字线，每个字线沿着与所述第一方向不同的第二方向延伸； 多个源极区，每个源极区形成在所述衬底中与所述存储栅的第一侧壁相邻； 多个漏极区，每个漏极区形成 在所述衬底中与所述存储栅的第二侧壁相邻； 多个位线，所述多个位线沿着所述第一方向延伸，每个位线与所述漏极区中的一个连接；以及 多个源极线，每个 源极线与所述源极区中的一个连接。
10.如权利要求9所述的非易失性存储器件，还包括: 深阱，所述深阱被形成在所述衬底中；以及 多个隔离阱，所述多个隔离阱被形成在所述深阱内，每个隔离阱限定所述有源区中的一个。
【文档编号】H01L27/115GK103904081SQ201310336991
【公开日】2014年7月2日 申请日期:2013年8月5日 优先权日:2012年12月26日
【发明者】权永俊 申请人:爱思开海力士有限公司