包含消除应力层的半导体器件及制造方法
【专利摘要】本发明涉及包含消除应力层的半导体器件及制造方法。该半导体器件包括具有单晶半导体本体的主体。分层结构直接毗连主体的主表面的中心部分，并且包括硬电介质层，该硬电介质层由具有大于10GPa的杨氏模量的第一电介质材料设置。消除应力层直接毗连与主体相对的分层结构并且延伸到所述分层结构的外部边缘之外。提供距所述主体的边缘的一段距离的所述分层结构并且用消除应力层覆盖该分层结构的外表面，增强了器件可靠性。
【专利说明】包含消除应力层的半导体器件及制造方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，涉及包含消除应力层的半导体器件及制造方法。【背景技术】
[0002]钝化层(例如，等离子氧化物层或者等离子氮化物层)防止半导体芯片受到腐蚀和机械损伤。通常，在图案化最顶层的金属化层或者配线层之后形成钝化层。消除应力层(例如:聚酰亚胺层)增强了钝化层和封装半导体芯片的成型块之间的黏合度。期望提高半导体器件的可靠性。
【发明内容】
[0003]根据实施方式，半导体器件包括包含单晶半导体本体的主体。分层结构直接毗连主体的主表面的中心部分，并且包括硬电介质，该硬电介质由具有大于10千兆帕斯卡(GPa)的杨氏模量的第一电介质材料设置的硬电介质层。电介质消除应力层直接毗连与主体相对的分层结构并且延伸至分层结构的外部边缘之外。
[0004]根据提供半导体器件的制造方法的实施方式，将分层结构设置在包括单晶半导体本体的主体的主表面的中心部分。该分层结构包括硬电介质层，该硬电介质层包含具有大于IOGPa的杨氏模量的第一电介质材料。将电介质消除应力层设置为覆盖分层结构并且延伸到分层结构的外部边缘之外。
[0005]本领域中的技术人员在阅读完以下详细描述并且浏览附图之后将会认识到另外的特性和优势。
【专利附图】
【附图说明】
[0006]包含附图以提供对本发明的进一步理解，而且附图结合到本说明书并且构成本说明书的一部分。附图示出了本发明的实施方式并且与描述一起用于解释本发明的基本原理。通过参考以下细节描述，将能更容易地理解、认识本发明的其他实施方式和预期的优势。
[0007]图1是根据提供了具有与单晶半导体表面接触的部分的消除应力层的实施方式的半导体器件的边缘部分的示意性截面图。
[0008]图2A是根据比较实例的电子组件的示意性截面图。
[0009]图2B是示出了根据比较实例沿着器件边缘的应力梯度的示意图。
[0010]图2C是示出了根据实施方式沿着器件边缘的应力梯度的示意图。
[0011]图2D是通过实施方式实现观察应力降低的示意图。
[0012]图3A是根据提供具有与非单晶表面接触的部分的消除应力层的实施方式的半导体器件的边缘部分的示意性截面图。
[0013]图3B是根据另一实施方式的电子组件的一部分的示意性截面图。
[0014]图4A是根据通过从主表面切割开提供单分半导体器件的实施方式的半导体器件的边缘部分的示意性截面图。
[0015]图4B是根据通过从主表面蚀刻提供单分半导体芯片的实施方式的半导体器件的边缘部分的示意性截面图。
[0016]图4C是根据通过切割圆周形沟槽结构的外部提供单分半导体芯片的实施方式的半导体器件的边缘部分的示意性截面图。
[0017]图4D是根据通过切割圆周形沟槽结构提供单分半导体芯片的实施方式的半导体器件的边缘部分的示意性截面图。
[0018]图4E是根据提供部分填充圆周形沟槽结构的实施方式的半导体基板的切口部分的示意性截面图。
[0019]图5是示出了根据另一实施方式的半导体器件的制造方法的简化流程图。
【具体实施方式】
[0020]在下列详细描述中将参照附图，所述附图构成本发明的一部分并且其中通过示出具体的实施方式展示本发明，本发明可以实践这些具体的实施方式。应当理解的是，在不偏离本发明的范围的情况下，可以采用其他的实施方式并且做出结构或者逻辑上的改变。例如，用于一个实施方式的特征说明和描述可以用与其他实施方式或者与其他实施方式结合来说明另外的实施方式。本发明旨在包括这样的更改和变化。使用特殊语言描述实例不应被解释为限制所附权利要求的范围。附图仅用于说明目的无须按比例绘制，为清楚起见，如果没有另行规定，不同的附图中相似的参考标号指示相应类似的部件。
[0021]术语“具有”、“包含”、“含有”、“包括”等诸如此类是开放性的并且术语指示存在陈述的结构、元件或者特性，但是并不排除附加的元件或者特性。除非上下文明确指示，否则冠词“一”、“一个”和“这个”旨在包括复数以及单数。
[0022]图1示出了具有主体100的半导体器件500的半导体芯片500a的边缘部分690，其中，主体100具有平主表面101。主体100包括由单晶半导体材料形成的单晶半导体本体120，所述单晶半导体材料例如为硅S1、碳化硅SiC、锗Ge、锗化硅SiGe、氮化镓GaN或者砷化镓GaAs。半导体本体120可包括掺杂层和两个导电类型的区域以及其他导电和绝缘结构。
[0023]在与主表面101的中心部分610对应的主体100的单元面积中，可以设置一个或者多个二极管元件或者场效应晶体管(FET)结构来限定半导体器件500的功能。例如，半导体器件500可以是半导体二极管、IGFET (绝缘栅场效应晶体管)，例如，通常意义上包括具有金属和具有非金属栅极电极的FET的MOSFET (金属氧化物半导体场效应晶体管)或者IGBT (绝缘栅双极型晶体管)。每个二极管或者场效应晶体管结构均包括布置在一个或者多个单元阵列中的多个单元。导体器件500可以是超结器件。
[0024]示出的实施方式提供了栅极电极215a，栅极电极215a被设置成距主体100—段距离。根据另一实施方式，半导体本体120可包括栅极沟槽结构,栅极沟槽结构从主表面101延伸至半导体本体120，栅极沟槽结构包括栅极电极结构、栅极电介质、场电极和使栅极电极结构与场电极彼此绝缘的绝缘体结构以及埋栅极沟槽结构的半导体材料。
[0025]分层结构200直接毗连主表面101的中心部分610。分层结构200包括一个或者多个电介质层并且包括导电结构215 (例如,栅极电极215a),导电结构215设置在主表面101上和/或距主表面101 —段距离的一个或者多个配线平面内。根据示出的实施方式，分层结构200至少在截面上可包括在栅极电极215a下面形成的栅极电介质210。栅极电介质210可以是热胀半导体氧化物，例如在单晶硅半导体本体120情况情形下的二氧化硅。一个或者多个夹层电介质220使相同配线平面内的相邻导电结构215、215a绝缘并且分离相邻的配线平面。
[0026]分层结构200可包括由BSG (硼硅酸盐玻璃)、PSG (磷硅酸盐玻璃)或者BPSG (硼磷硅酸盐玻璃)形成的主电介质层。例如，通过使用作为前体材料的TEOS (焦磷酸四乙酯)沉积的薄的硅氧化层可以布置在主电介质层和主表面101之间。
[0027]分层结构200包括至少一个硬电介质层290,硬电介质层290由具有杨氏模量大于IOGPa的第一电介质材料设置。根据实施方式,第一电介质材料是一种无机电介质。例如，硬电介质层290是钝化层，诸如由化学气相沉积提供并且具有至少0.2微米厚度以及至多
2.0微米厚度的二氧化硅层、氮化硅层或者氮氧化硅层。
[0028]消除应力层300直接毗连与主体100相对的分层结构200的层表面201并且延伸至分层结构200的外部边缘之外。消除应力层300由第二电介质材料组成或者包括第二电介质材料，该第二电介质材料具有的杨氏模量至多是成第一电介质层290的第一电介质材料的杨氏模量的一半。毗连分层结构201的消除应力层300的第一部分和毗连分层结构200的倾斜于层表面201的外表面203的第二部分可以是相同的第二电介质材料或者是不同的第二电介质材料。
[0029]根据实施方式，第二电介质材料的杨氏模量至多是第一电介质材料的杨氏模量的十分之一。每个第二电介质材料可以是具有杨氏模量小于IOGPa的聚合物，举例说明，每个第二电介质材料是或者包括聚酰亚胺、苯并环丁烯、聚降冰片烯、聚苯乙烯、聚碳酸酯、聚对二甲苯、环氧树脂或者来自其中的一种混合物。在一个具体的实施方式中，例如，第一电介质材料是具有约SOGPa杨氏模量的二氧化硅并且第二电介质材料是具有约3.2GPa的杨氏模量的聚酰亚胺。
[0030]消除应力层300覆盖分层结构200的外表面203，其中，外表面203倾斜于层表面201。根据实施方式，外表面203正交于层表面201。消除应力层300覆盖主表面101的内部边缘部分691，内部边缘部分691环绕中心部分610并且构成了边缘部分690的一部分，边缘部分690介于主体100的中心部分610和外部边缘103之间。介于消除应力层300的外部边缘303与分层结构200的外表面203之间的距离至少为3微米，并且在具体的实施方式中至少可为5微米。介于消除应力层300的外部边缘303与主体100的外部边缘103之间的距离至少为5微米，并且在具体的实施方式中至少可为10微米。半导体器件500进一步包括封装半导体芯片500a的成型块400。成型块400的材料可以是陶瓷或者塑料。
[0031]使分层结构200的外表面203与主体100的外部边缘103保持距离，即，以距外部边缘103 —段距离设置分层结构200，考虑到使用蚀刻工艺形成外表面203。与切割工艺相t匕，蚀刻工艺在被蚀刻的侧壁中不留裂痕，从而使得外表面203通常没有裂痕。分层结构200的外表面203不会在通过切割半导体基板以获得单一半导体芯片500a时受到不利影响，其中，多个相同的半导体芯片500a形成在半导体基板上。消除应力层300延伸至分层结构200的边缘之外，保护外表面203免受由诸如焊接等连续快速的热处理步骤而引起的热力机械应力。[0032]图2A示出了由最初非关键的切割特性引起的破坏性机制。分层结构200设置在主体100的主表面101上，主体100包括半导体本体120。分层结构200包括导电结构215等，导电结构215至少包括一个栅极电极215a和将栅极电极215a与单晶半导体本体120分开的栅极电介质210。分层结构200完全覆盖主表面101,从而使得分层结构200的外表面203与主体100的外部边缘103齐平。消除应力层300沉积在分层结构200的至少一部分上。通过切割设置有多个相同的半导体芯片500a的半导体基板可以获得包括主体100、分层结构200和消除应力层300的半导体芯片500a。
[0033]切割可能导致沿着分层结构200的外表面203产生小裂痕281。小裂痕281通常不会超过10微米至15微米的长度，并且不一定会对半导体芯片500a的功能产生不利影响，从而使得单一半导体芯片500a最初能够通过所有的功能性测试。
[0034]半导体芯片500a可安装于散热块510上，散热块510直接接触主体100的与主表面101相对的背面102。其中，主体100可包括或者可不包括沿着背面102的背部镀金属110。举例说明，散热块510可以由铜或者包括铜的合金制成。成型块400将半导体芯片500a封装并且暴露至少一部分的散热块510。成型块400是塑料或者陶瓷材料。
[0035]由封装半导体芯片500a形成的半导体器件500通过焊接安装在PCB (印刷电路板)720上，从而产生介于散热块510和PCB720之间的焊料层715。例如，在260摄氏度的焊接过程中，成型块400膨胀，从而沿着分层结构200的外表面203引起张应力。焊料温度的作用是引起张应力，尤其是在当焊料温度升高时。
[0036]图2B示出了针对图2A的布置，有效张应力每秒可快速加热至200摄氏度时高达100兆帕斯卡(MPa)。张应力可以将位于最初非关键裂痕281的两侧的分层结构200的分离部分拉开，从而使得裂痕在平行于分层结构200的主表面101的方向上扩增至几百微米，如图2A中的点线所示。裂痕可能传播进入半导体本体120几十微米，并且可能在栅极电极210下方传播出半导体本体120。传播至栅极电极中，裂痕会损坏栅极电极210致使半导体器件500存在缺陷。
[0037]使分层结构200的外表面203与半导体芯片500a的外部边缘103保持一段距离，降低了分层结构200的最初损伤，其中，半导体芯片500a沿着外表面203被切割。
[0038]将消除应力层300延伸至分层结构200的外表面203之外显著地降低对外部边缘203有效的应力，如图2C所示。由于进行了两次测量，显著地提高了半导体器件500的可靠性。
[0039]图2D通过具有2微米厚度的二氧化硅层的实例示出了分层结构200的边缘处的张应力Sy (单位为MPa)。在常规的布置802中，张应力Sy大于60MPa，如列812所示。将二氧化硅层200a的外部边缘拉回20微米，就布置804来说，降低最大张应力约lOMPa，如列814所示。将二氧化硅层200a的外部边缘拉回30微米并且延伸以聚合物层示出的消除应力层300至二氧化硅层200a的边缘外10微米，就布置806来说，大约降低最大应力的10倍，如列816所示。
[0040]图3A涉及的实施方式与图1的实施方式的不同在于主体100包括主表面101和半导体本体120之间的附加层190。附加层190可以排它地形成在内部边缘部分691中，排它地形成在外部边缘部分699或者完整的边缘部分690中。附加层190可以是分层结构200的子层。根据实施方式，附加层190可以是具有小于200纳米厚度的薄电介质层。例如，附加层190可以是薄的氮化硅层或者薄的二氧化硅层，诸如自然氧化层或者末期氧化层。
[0041]图3B中电子组件与图2A的电子组件的不同之处在于分层结构200不存在于主表面101的边缘部分690内，并且在于消除应力层300延伸至分层结构200的外部边缘203之外。因为避免了通过切割而在分层结构100内引起的损伤并且因为消除应力层300有效地防止了外部边缘203在将半导体器件500焊接到PCB720上的过程中遭受张应力，所以在分层结构200中很少发生裂痕并且抑制了裂痕的扩散。电子组件700示出了在操作过程中较少的故障。
[0042]图1、图3A和图3B中的半导体器件500可以在具有多个器件区域的诸如硅晶片的半导体基板上制造，其中多个器件区域布置在矩阵中并由切口栅格(切口框架)分离。切口框架可包括PCM (工艺控制监控)特征、测试电路和/或平板印刷标记。在每个器件区域中，半导体芯片500a通过在每个器件区域的中心部分提供包括硬电介质层的分层结构、并通过在每个器件区域中提供距切口框架一段距离的消除应力层而形成。在每个器件区域中，消除应力层覆盖分层结构并且延伸至分层结构的外部边缘之外。
[0043]根据实施方式，沿着切口框架切割半导体基板以单一化半导体芯片。如图4A所示，生成的包括半导体本体120的主体100的粗糙边缘表面105具有大于0.1微米的表面粗糙度。
[0044]根据另一实施方式，蚀刻或者激光切割工艺从半导体基板单一化半导体芯片500a。蚀刻和激光切割工艺会留下平滑的边缘表面106，极大地降低表面粗糙度，例如小于
0.1毫米，如图4B所示。
[0045]通过使用用于完整地蚀刻半导体基板的HF或者等离子体增强蚀刻工艺的剥离工艺、或者通过切割工艺可以至少部分地移除PCM特征、测试电路和平板印刷标记。
[0046]根据另一实施方式，图4C示出了另一实例，半导体芯片500a包括完全形成在外部边缘部分699或者部分形成在外部边缘部分699的圆周形沟槽122和切割框架820。圆周形沟槽122可以从主表面101延伸至主体100。圆周形沟槽122的深度至少为0.1微米并且至多为60微米。圆周形沟槽122的深度和宽度可以不同。例如，具有宽开口的沟槽可以完全或者部分填充有相似的沉积层。根据实施方式，圆周形沟槽122的中心是空的或是有空间的。圆周形沟槽122停止将由边缘表面105、106的切割缺陷产生的裂痕扩散到主体100。
[0047]如图4C所示，在圆周形沟槽122的外部切割半导体基板，从而在主表面101和相对的背表之间留下粗糙的边缘表面105。
[0048]根据另一实施方式，分别在切口框架的整个宽度上进行切割并且切割两个相邻的沟槽。沟槽可以切割成中空区域，从而使得沟槽侧壁保持完整和不被改变。
[0049]如图4D所示，由沟槽结构122产生的边缘表面的第一部分106a是平滑的并且由切割产生的第二部分示105b出了大于0.1微米的表面粗糙度。正交于主表面101的主体100的边缘表面105、106提供介于主表面101与由沟槽底部给定的步距之间的第一部分，以及介于步距和与主表面101相对的背面之间的第二部分。沟槽结构122从主表面101或者从相对的背面延伸至主体100。在每种情况下，在对应于沟槽结构122的第一部分和第二部分中更窄的一个中粗糙度至多为0.1微米，并且在沟槽结构122的外部的第一部分和第二部分中更宽的一个中粗糙度大于0.1微米。[0050]未经最初损坏的外表面不产生裂痕。切割区域可具有40微米至100微米的宽度，并且沟槽的宽度例如从5微米至20微米不等。该工艺可以与出于其他原因提供沟槽的IC技术结合，例如，将同一半导体芯片500a上的逻辑电路与功率晶体管技术相结合的智能晶体管技术。
[0051]图4E示出了具有分离两个器件区域830的切口框架820a、820b的半导体基板500b。每个器件区域830都提供半导体芯片500a。每个半导体芯片500a包括具有形成在主体100上的分层结构200的中心部分610。消除应力层300分别从分层结构200的边缘处延伸至环绕中心部分610的边缘部分690。在边缘部分690中，圆周形沟槽122从主表面101延伸至相应主表面100并且环绕中心部分610。等角的氧化层124和等角的多晶硅层126可以沿着圆周形沟槽122的侧壁和底部排列，并且在圆周形沟槽122的中心留下空隙129。根据实施方式，切口框架820a是介于两个相邻的圆周形沟槽122之间的半导体基板500b的部分或者完整部分。根据另一实施方式，切口框架820b包括朝向相邻半导体芯片500a的圆周形沟槽122的内侧壁。切口框架820a、820b可具有约50微米至60微米的宽度并且圆周形沟槽122可具有约5微米至20微米的宽度。
[0052]根据图5中制造半导体器件的方法包括在包括单晶硅半导体本体的主体的主表面的中心部分设置分层结构(502)。分层结构包括包含杨氏模量大于IOGPa的第一电介质材料的硬电介质层。将具有低杨氏模量的消除应力层设置为覆盖分层结构并且延伸至分层结构的外部边缘之外(504)。消除应力层可包含具有杨氏模量至多是第一电介质材料的杨氏模量的一半的第二电介质材料。
[0053]根据实施方式，消除应力层可以设置成至少覆盖毗连主表面的中心部分的内部边缘部分。设置分层结构包括沉积包含第一电介质材料的硬电介质层并移除边缘部分中的硬电介质层。例如，这可通过掩膜蚀刻工艺完成。不同于切割工艺，等离子蚀刻工艺不会在蚀刻侧壁中留下裂痕。设置消除应力层可包括沉积未图案化的消除应力层并且从外部边缘部分移除未图案化的消除应力层的一部分。举例说明，第一电介质材料可以是二氧化硅、氮化硅、氮氧化硅、未掺杂质的硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃或者硼磷硅酸盐玻璃。用于第二电介质材料的实例是聚酰亚胺、苯并环丁烯、聚降冰片烯、聚苯乙烯、聚碳酸酯、聚对二甲苯和环氧树脂。
[0054]虽然本文中已经说明和描述了具体的实施方式，但是本领域的普通技术人员应当理解，在不背离本发明保护范围的情况下，各种替代性和/或等同实施方式可以取代所示出和描述的【具体实施方式】。本申请意旨涵盖本文中讨论的【具体实施方式】的任何调整和变化，因此，意旨本发明仅有权利要求和其等同物来限定。
【权利要求】
1.一种半导体器件，包括: 主体，包括单晶半导体本体； 分层结构，直接毗连所述主体的主表面的中心部分，并且包括硬电介质层，所述硬电介质层包含具有大于IOGPa的杨氏模量的第一电介质材料；以及 电介质消除应力层，直接毗连与所述主体相对的所述分层结构并且延伸到所述分层结构的外部边缘之外。
2.根据权利要求1所述的半导体器件，其中，所述消除应力层至少覆盖直接毗连所述主表面的所述中心部分的内部边缘部分。
3.根据权利要求1所述的半导体器件，其中，所述消除应力层包含具有至多是所述第一电介质材料的杨氏模量的十分之一的杨氏模量的第二电介质材料。
4.根据权利要求1所述的半导体器件，其中，所述第二电介质材料是电介质聚合物。
5.根据权利要求1所述的半导体器件，其中，所述第二电介质材料从包括聚酰亚胺、苯并环丁烯、聚降冰片烯、聚苯乙烯、聚碳酸酯、聚对二甲苯以及环氧树脂的组中选择。
6.根据权利要求1所述的半导体器件，其中，所述第一电介质材料是无机电介质材料。
7.根据权利要求1所述的半导体器件，其中，所述第一电介质材料从包括二氧化硅、氮化硅以及氮氧化硅的组中选择。
8.根据权利要求1所述的半导体器件，其中，所述分层结构包括导电结构和介于所述导电结构和所述消除应力层之 间的钝化层，所述钝化层由所述第一电介质材料提供。
9.根据权利要求8所述的半导体器件，其中，所述导电结构包括栅极电极。
10.根据权利要求1所述的半导体器件，其中，所述消除应力层的外部边缘距所述主体的外部边缘一段距离。
11.根据权利要求1所述的半导体器件，其中，所述主表面的内部边缘部分由所述单晶半导体本体形成。
12.根据权利要求1所述的半导体器件，其中，所述电介质消除应力层直接毗连并且覆盖倾斜于所述主表面的所述分层结构的外表面。
13.根据权利要求1所述的半导体器件,其中，正交于所述主表面的所述主体的边缘表面具有至多0.1微米的表面粗糙度。
14.根据权利要求1所述的半导体器件，其中，在环绕直接毗连所述主表面的所述中心部分的内部边缘部分的外部边缘部分中，沟槽结构从所述主表面延伸入所述主体中。
15.根据权利要求1所述的半导体器件,其中，正交于所述主表面的所述主体的边缘表面包括介于所述主表面和步距之间的第一部分，以及介于所述步距和与所述主表面相对的背部表面之间的第二部分，在所述第一部分和所述第二部分中较窄的一个中粗糙度至多为0.1微米，并且在所述第一部分和第二部分中较宽的一个中粗糙度大于0.1微米。
16.根据权利要求1所述的半导体器件，其中，所述消除应力层不存在于环绕直接毗连所述主表面的所述中心部分的内部边缘部分的外部边缘中。
17.一种电子组件，包括PCB和焊接到所述PCB上的半导体器件，所述半导体器件包括: 主体，包括单晶半导体本体； 分层结构，直接毗连所述主体的主表面的中心部分，并且包括硬电介质层，所述硬电介质层包含具有大于IOGPa的杨氏模量的第一电介质材料；以及 电介质消除应力层，直接毗连与所述主体相对的所述分层结构并且延伸到所述分层结构的外部边缘之外。
18.一种半导体器件的制造方法，所述方法包括: 在包含单晶半导体本体的主体的主表面的中心部分中，设置包括硬电介质层的分层结构，所述硬电介质层包含具有大于IOGPa的杨氏模量的第一电介质材料；以及 设置包含具有比所述第一电介质材料低的杨氏模量的第二电介质材料的电介质消除应力层，所述消除应力层覆盖所述分层结构并且延伸到所述分层结构的外部边缘之外。
19.根据权利要求18所述的方法，其中，所述第二电介质材料具有至多是所述第一电介质材料的杨氏模量的一半的杨氏模量。
20.根据权利要求18所述的方法，其中，将所述消除应力层设置为至少覆盖直接毗连所述主表面的所述中心部分的内部边缘部分。
21.根据权利要求18所述的 方法，其中，设置所述分层结构包括沉积所述第一电介质材料并且通过蚀刻工艺去除所述边缘部分中的所述第一电介质材料。
22.根据权利要求18所述的方法，其中，设置所述消除应力层包括沉积未图案化的消除应力层并且从所述外部边缘部分去除所述未图案化的消除应力层的部分。
23.根据权利要求18所述的方法，其中，所述第一电介质材料从包括二氧化硅、氮化硅、氮氧化硅、未掺杂质的硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃和硼磷硅酸盐玻璃的组中选择。
24.根据权利要求18所述的方法，其中，所述第二电介质材料从包括聚酰亚胺、苯并环丁烯、聚降冰片烯、聚苯乙烯、聚碳酸酯、聚对二甲苯和环氧树脂的组中选择。
【文档编号】H01L21/02GK103579304SQ201310349361
【公开日】2014年2月12日 申请日期:2013年8月12日 优先权日:2012年8月10日
【发明者】彼得·内勒, 于尔根·霍尔茨米勒, 乌韦·施马尔茨鲍尔, 马库斯·曾德尔 申请人:英飞凌科技股份有限公司