嵌入式存储元件及其制造方法
【专利摘要】本发明公开了一种嵌入式存储组件及其制造方法，该嵌入式存储组件包括栅极结构位于衬底的晶胞区上。源极区与漏极区分别位于晶胞区的栅极结构的两侧的衬底中。第一接触窗插塞位于衬底上，与源极区接触。第二接触窗插塞位于衬底上，与漏极区接触。第一接触窗插塞的顶面高度低于第二接触窗插塞的顶面高度。介电层在第一接触窗插塞以及第二接触窗插塞周围，且介电层中具有凹陷，裸露出第一接触窗插塞。填充层位于凹陷中。导体层位于衬底上，导体层与第二接触窗插塞接触，且导体层通过填充层与第一接触窗电性隔绝。利用移除位于源极区上的部分接触窗插塞，于形成的凹陷中回填填充层隔绝，可以省去形成介层窗的步骤，且可免除介层窗与接触窗叠对的问题。
【专利说明】嵌入式存储元件及其制造方法
【技术领域】
[0001]本发明关于存储技术，且特别有关于一种嵌入式存储元件及其制造方法。
【背景技术】
[0002]嵌入式存储元件为达到降低成本及简化工艺步骤的需求，将晶胞区与周边区的元件整合在同一芯片上已逐渐成为一种趋势，例如将快闪存储器与逻辑电路元件整合在同一芯片上，此种元件称之为嵌入式快闪存储器(embedded flash memory)0
[0003]然而，现有的嵌入式存储元件在形成接触窗之后，在形成金属内连线的第一层金属层之前，还包括形成第一介层窗的工艺，以使得后续形成的金属内连线的第一层金属层可以通过介层窗与接触窗电性连接漏极区，或通过介层窗与接触窗电性连接与Vss连接的源极区。然而，其工艺复杂、不易叠对，而且容易因为介层窗孔轮廓倾斜而衍生介层窗子彼此接触的问题。再者，随着元件尺寸的微缩，上述的嵌入式存储元件的制造方法会因为光刻与蚀刻工艺技术的限制，而愈加困难。
【发明内容】
[0004]本发明实施例提出一种嵌入式存储元件的制造方法可以节省工艺的步骤，免除介层窗与接触窗叠对的问题。
[0005]本发明提出一种嵌入式存储元件，包括衬底、多个栅极结构、源极区与漏极区、第一接触窗插塞、第二接触窗插塞、介电层、填充层以及导体层。栅极结构位于衬底的晶胞区上。源极区与漏极区分别位于晶胞区的所述栅极结构的两侧的衬底中。第一接触窗插塞位于在所述栅极结构之间的衬底上，与源极区接触。第二接触窗插塞位于在所述栅极结构之间的衬底上，与漏极区接触。第一接触窗插塞的顶面高度低于第二接触窗插塞的顶面高度。介电层在第一接触窗插塞以及第二接触窗插塞周围，且介电层中具有凹陷，裸露出第一接触窗插塞。填充层位于凹陷中。导体层位于衬底上，导体层与第二接触窗插塞接触，且导体层通过填充层与第一接触窗电性隔绝。
[0006]本发明提出一种嵌入式存储元件的制造方法，包括在衬底的晶胞区上形成多个栅极结构，于所述栅极结构之间的衬底中形成源极区与漏极区。在所述栅极结构之间形成源极区接触的第一接触窗插塞，形成与漏极区接触的第二接触窗插塞。在第一接触窗插塞以及第二接触窗插塞周围形成介电层。接着，在衬底上形成掩膜层，掩膜层具有开口，至少裸露出第一接触窗插塞。其后，移除开口裸露的部分第一接触窗插塞，以形成凹陷。在移除掩膜层之后，于凹陷中形成填充层。于衬底上形成导体层，导体层与第二接触窗插塞接触，并且通过填充层与第一接触窗插塞电性隔绝。
[0007]本发明实施的嵌入式存储元件及其制造方法可以省略现有在形成接触窗之后以及形成金属内连线的第一金属层之前所进行的第一介层窗工艺步骤，可节省工艺的步骤，且可免除介层窗与接触窗叠对的问题。
[0008]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【专利附图】
【附图说明】
[0009]图1A至IK为根据本发明实施例所绘示的一种嵌入式存储元件的制造流程的剖面示意图。
[0010]其中，附图标记说明如下:
[0011]100:衬底109、115:上掩膜层
[0012]100a:晶胞区111:栅氧化层
[0013]10b:周边区116、120:停止层
[0014]102、110:栅极结构117:衬层
[0015]103:穿隧氧化层118、119、116a、117a:间隙壁
[0016]104、106、112:导体层122、132:介电层
[0017]105:栅间介电层124:导体层
[0018]107、113:金属硅化物层125:掩膜层
[0019]108、114:下掩I旲层127:虚拟自对准接触窗插塞
[0020]128、162:开口160:掩膜层
[0021]133、137:源极区164:凹陷
[0022]135、139:漏极区166、166a:第一绝缘层
[0023]143、145:自对准接触窗开口168、168a:第二绝缘层
[0024]148:栅极接触窗开口170、170a:填充层
[0025]153、153a、155、158:接触窗插塞 172:导体层
【具体实施方式】
[0026]图1A至IJ为根据本发明实施例所绘示的嵌入式存储元件的制造流程的剖面示意图。
[0027]请参照图1A，提供衬底100。衬底100可以是半导体或是半导体化合物，例如是硅或是硅化锗。衬底10也可以是绝缘层上有硅(SOI)。衬底100具有晶胞区10a与周边区10b0于晶胞区10a的衬底100上形成多个栅极结构102，并于周边区10b的衬底100上形成至少一栅极结构110。
[0028]栅极结构102可以是非易失性存储元件的栅极结构，例如是快闪存储元件的栅极结构，比如是包括依序堆叠在衬底100上的穿隧氧化层103、导体层104、栅间介电层105及导体层106。穿隧氧化层103的材料例如是氧化硅。导体层104作为浮置栅极，其材料例如是掺杂多晶娃。栅间介电层105例如是氧化娃、氮化娃以及氧化娃(ONO)复合层。导体层106作为控制栅极，其材料例如是掺杂多晶硅。栅极结构110包括依序堆叠在衬底100上的栅介电层111及导体层112。栅介电层111的材料例如是氧化硅。导体层112作为逻辑元件的栅极，其材料例如是掺杂多晶硅。
[0029]形成栅极结构102与栅极结构110的方法包括以下步骤。首先，分别于晶胞区10a及周边区10b的衬底100上形成不同的堆叠材料层(未绘示)。具体言之，于衬底100的晶胞区10a上依序堆叠穿隧氧化材料层、第一导体材料层、栅间介电材料层及第二导体材料层，而于衬底100的周边区10b上依序堆叠栅氧化材料层及第二导体材料层，其中晶胞区10a与周边区10b上的第二导体材料层为同时形成的。然后，对晶胞区10a上的第二导体材料层进行离子注入工艺。之后，对上述材料层进行至少一图案化步骤，以于晶胞区10a的衬底100上形成栅极结构102以及于周边区10b的衬底100上形成栅极结构110。
[0030]在一实施例中，栅极结构102可以还包括依序堆叠在导体层106上的金属硅化物层107、下掩膜层108及上掩膜层109。栅极结构110可以还包括依序堆叠在导体层112上的金属硅化物层113、下掩膜层114及上掩膜层115。
[0031]金属硅化物层107与金属硅化物层113是为了分别降低导体层106与导体层112的阻值，而分别做为控制栅极的一部分以及栅极的一部分。金属硅化物层107与金属硅化物层113的材料相同，例如均为硅化钨。下掩膜层108与上掩膜层109是为了增加字元线(由导体层106及其上的金属硅化物层107构成)与后续形成的位元线之间的最短距离。下掩膜层108与下掩膜层114的材料相同，例如均为氮化娃。上掩膜层109与上掩膜层115的材料相同，例如均为四乙氧基硅氧烷形成的二氧化硅(TEOS-S12)15在此实施例中，是以双层掩膜层结构为例来说明，但本发明并不以此为限。在其他的实施例中，也可以使用单层或大于两层的掩膜层结构。
[0032]在图1A中是以于周边区10b上形成一个栅极结构110为例来说明的，但本发明并不以此为限。在其他的实施例中，周边区10b上可形成多个栅极结构110，周边区10b可具有高压元件区及低压元件区(未绘示)，且形成于高压元件区及低压元件区上的栅介电层具有不同的厚度。
[0033]此外，在图1A中，晶胞区10a是以快闪存储器的栅极结构102来说明，然而，本发明并不以此为限，晶胞区10a上的栅极结构102也可以是其他非易失性存储器的栅极结构，例如导体层104可以取代为以介电层制作的电荷储存层。
[0034]然后，请继续参照图1B，于衬底100上顺应性地形成衬层117，以覆盖栅极结构102及栅极结构110。衬层117的材料例如是高温氧化物(high-temperature oxide, HT0),且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成栅极结构102与栅极结构110的步骤之后且于形成衬层117的步骤之前，也可以进行至少一离子注入步骤，以于晶胞区10a的衬底100中形成多个浅掺杂区(未绘示)，并于周边区10b的高压元件区的衬底100中形成多个浅掺杂区(未绘示)。
[0035]接着，于每一个栅极结构102及栅极结构110的侧壁上形成间隙壁118。间隙壁118的材料例如是氮化硅。形成间隙壁118的方法包括于衬底100上沉积间隙壁材料层(未绘示)。然后，进行非等向性蚀刻工艺，以移除部分间隙壁材料层。在一实施例中(未绘示)，上述移除部分间隙壁材料层的步骤也可以同时移除栅极结构之间的部分衬层117。
[0036]之后，请继续参照图1B，于衬底100上顺应性地形成停止层116，以覆盖栅极结构102及栅极结构110。停止层116的材料例如是四乙氧基硅氧烷形成的二氧化硅(TEOS-S12),且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成间隙壁118的步骤之后以及于形成停止层116的步骤之前，也可以进行离子注入步骤，于晶胞区10a的衬底100中形成源极区133与漏极区135，并于周边区10b的低压元件区的衬底100中形成源极区137与漏极区139。之后，可以在栅极结构110侧壁上的停止层116的侧壁形成间隙壁119。间隙壁119的材料例如是氮化硅。
[0037]其后，请继续参照图1B，于衬底100上形成导体层124，以覆盖栅极结构110并至少填满栅极结构102之间的间隙。导体层124的材料例如是多晶硅，其形成的方法例如是进行化学气相沉积工艺，厚度例如是约60奈米。之后，可以选择性对导体层124进行平坦化工艺，使导体层124具有平坦的表面。之后，在晶胞区10a上形成掩膜层125，裸露出周边区10b上的导体层124。掩膜层125例如是光刻胶层。
[0038]请参照图1C，以掩膜层125为蚀刻掩膜，图案化导体层124，移除周边区10b上的导体层124，裸露出停止层116。之后，移除掩膜层125。然后，在衬底100上形成停止层120，覆盖晶胞区10a的导体层124以及周边区10b的第一停止层116。停止层120的材料例如是氮化硅，形成的方法例如是化学气相沉积法。之后，在周边区10b的停止层120上形成介电层122。介电层122的材料例如是旋涂式玻璃，其形成方法例如是旋涂法。在另一实施例中，介电层122的材料也可以例如是氧化硅，其形成方法例如是化学气相沉积法。之后，以晶胞区10a上的停止层120为研磨终止层，利用化学机械研磨工艺对介电层122进行平坦化工艺。
[0039]之后，请参照图1D，移除停止层120。其后，利用光刻与蚀刻工艺，以停止层116为终止层，图案化导体层124，以使留下的导体层124在晶胞区10a上形成虚拟自对准接触窗插塞127，并在虚拟自对准接触窗插塞127周围形成开口 128。其后，于开口 128中填入介电层132。介电层132的材料例如是氮化硅，形成的方法例如是化学气相沉积法。
[0040]其后，请参照图1E，移除虚拟自对准接触窗插塞127的导体层124，并回蚀停止层116与衬层117，以形成间隙壁116a与117a，同时形成裸露出源极133的自对准接触窗开口143、裸露出漏极区135的自对准接触窗开口 145以及裸露出连接Vss的自对准接触窗开口(未绘示)。并在周边区10b形成与栅极结构110的金属硅化物层113电性连接的栅极接触窗开口 148。
[0041]之后，请参照图1F，于自对准接触窗开口 143、145以及栅极接触窗开口 148中填入阻障层金属层(未绘示)与导体金属层(未绘示)，以形成与源极区133电性连接的接触窗插塞153、与漏极区135电性连接的接触窗插塞155、与Vss连接的接触窗插塞(未绘示)以及与栅极结构110的金属硅化物层113电性连接的栅极接触窗插塞158。阻障层金属层的材料例如是氮化钨、氮化钛或氮化钽，形成的方法例如是化学气相沉积法，厚度例如是5奈米至30奈米。导体金属层的材料例如是钨，形成的方法例如是化学气相沉积法，厚度例如是100奈米至300奈米。
[0042]之后，请继续参照图1F，在衬底100上形成掩膜层160。掩膜层160覆盖住连接漏极区135的接触窗插塞155、连接Vss的接触窗插塞(未绘示)以及连接栅极结构110的金属硅化物层113的栅极接触窗插塞158。掩膜层160具有开口 162，至少裸露出位于晶胞区10a的源极区133上方的接触窗插塞153。在图1F中，开口 162裸露出接触窗插塞153及其周围的介电层132。掩膜层160的材料例如是光阻。形成开口 162的方法例如是进行曝光与显影。
[0043]之后，请参照图1G，以掩膜层160为蚀刻掩膜，至少蚀刻移除开口 162所裸露的部分接触窗插塞153。在本实施例中,蚀刻移除开口 162所裸露的部分接触窗插塞153、介电层132、上掩膜层109、间隙壁116a、117a、118，以形成凹陷164。蚀刻移除开口 162裸露的部分接触窗插塞153的方法例如是等向性蚀刻法。进行蚀刻工艺后，留下来的接触窗插塞153a位于源极区133上,其顶面高度低于位在漏极区135上方的接触窗插塞155的顶面高度。在一实施例中，接触窗插塞153a顶面的高度高于下掩膜层108的底面高度，以免在蚀刻移除开口 162下方的部分接触窗插塞153的过程中损及金属硅化物层107。
[0044]其后，请参照图1H，移除掩膜层160。接着，于凹陷164中形成填充层170。填充层170的材料可以是单绝缘层或是多层绝缘层。在一实施例，填充层170的材料包括绝缘层166与绝缘层168。绝缘层166顺应地覆盖在介电层132、接触窗插塞155、凹陷164的侧壁与底部以及接触窗插塞158上。绝缘层168则覆盖在绝缘层166上，并且填满凹陷164。绝缘层166与绝缘层168的材料不同。绝缘层166与绝缘层168其中之一的材料包括氧化硅；绝缘层166与绝缘层168其中的另一材料包括氮化硅。在本实施例中，绝缘层166的材料包括氮化硅；绝缘层168的材料包括氧化硅。氮化硅的形成方法例如是化学气相沉积法，厚度例如是200奈米至500奈米。氧化硅例如是旋涂式玻璃(SOG)，厚度例如是200奈米至500奈米。
[0045]之后，请参照图1I，以绝缘层166为停止层，对绝缘层168进行平坦化工艺，以留下位于凹陷164中的绝缘层168a。平坦化绝缘层168的方法包括化学机械研磨法。
[0046]继之，请参照图1J，移除介电层132以及接触窗插塞155上的绝缘层166，留下位于凹陷164中的绝缘层166a。移除的方法例如是回蚀刻法。留在凹陷164中的绝缘层166a与绝缘层168a共同做为填充层170a。填充层170a覆盖于源极区133上方的接触窗插塞153a 上。
[0047]之后，请参照图1K，于衬底100上形成导电层(导线)172。导体层172例如是金属内连线的第一层金属层。导电层172的一部分与晶胞区10a的接触窗插塞155接触，电性连接漏极区135。导电层172的另一部分与连接Vss的接触窗插塞电性连接。导电层172的再一部分与周边区10b的接触窗插塞158接触，以电性连接栅极结构110的金属硅化物层113。然而，通过填充层170a，导电层172与源极区133上方的接触窗插塞133电性隔绝。在一实施例中，导电层172包括阻障层与金属层。阻障层的材料例如是氮化钨、氮化钛或氮化钽，形成的方法例如是化学气相沉积法，厚度例如是5奈米至30奈米。金属层的材料例如是钨，形成的方法例如是化学气相沉积法。
[0048]请参照图1K，本发明的嵌入式存储元件包括衬底100、位于衬底100的晶胞区10a上的栅极结构102、位于衬底100的周边区10b上的栅极结构110、位于晶胞区10a的源极区133与漏极区135以及位于周边区10b的源极区137与漏极区139。
[0049]嵌入式存储兀件还包括接触窗插塞153a、155、158。接触窗插塞153a、155位于晶胞区100a。更具体地说，接触窗插塞153a位于在栅极结构102之间，与源极区133接触；接触窗插塞155位于在栅极结构102之间，与漏极区135接触。此外，与源极区133接触的接触窗插塞153a的顶面高度低于与漏极区135接触的接触窗插塞155的顶面高度。在一实施例中，与源极区133接触的接触窗插塞153a的顶面高度低于栅极结构102的顶面高度。接触窗插塞158位于周边区100b，与栅极结构110的金属硅化物层113电性连接。嵌入式存储元件还包括连接Vss的接触窗插塞(未绘示)。
[0050]此外，本发明的嵌入式存储元件还包括介电层132。此介电层132位在接触窗插塞133以及接触窗插塞135周围，且在介电层132中具有凹陷164，裸露出接触窗插塞153a。并且，在凹陷164中填入了填充层170a。在一实施例中，源极区133上方的填充层170a的顶面高度，与漏极区135上方的接触窗插塞155的顶面高度大致相同，而具有大致平坦的表面。换言之，填充层170a嵌入于介电层132之中。在一实施中,填充层170a不仅嵌入于介电层132之中，而且还向下延伸嵌入于栅极结构102之间。
[0051]导电层(导线)172位于衬底100上，做为金属内连线的第一金属层。导电层172延伸的方向与接触窗插塞155、接触窗插塞153或接触窗插塞158延伸的方向不同。在一实例中，导电层172与衬底100的表面大致平行，与接触窗插塞155或接触窗插塞153大致垂直。导电层172与接触窗插塞155直接接触，而电性连接漏极区135，并且导电层172与接触窗插塞158直接接触，而电性连接栅极结构110的金属硅化物层113。然而，通过填充层172a，导电层172与接触窗插塞153a电性隔绝，而无法与源极区133电性连接。
[0052]本发明实施例的嵌入式存储元件利用移除位于源极区上的部分接触窗插塞，形成凹陷，于凹陷回填填充层的方式，可以省去现有进行第一介层窗的步骤，使得导电层(导线)可以直接接触接触窗插塞，而无需再通过介层窗，因此，可以以节省工艺的步骤，免除介层窗与接触窗叠对的问题。
[0053]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
【权利要求】
1.一种嵌入式存储元件，其特征在于包括: 衬底，所述衬底包括晶胞区； 多个栅极结构，位于所述衬底的所述晶胞区上； 源极区与漏极区，分别位于所述晶胞区的所述多个栅极结构的两侧的所述衬底中； 第一接触窗插塞，位于在所述多个栅极结构之间的所述衬底上，与所述源极区接触； 第二接触窗插塞，位于在所述多个栅极结构之间的所述衬底上，与所述漏极区接触，其中所述第一接触窗插塞的顶面高度低于所述第二接触窗插塞的顶面高度； 介电层，在所述第一接触窗插塞以及所述第二接触窗插塞周围，且所述介电层中具有一凹陷，裸露出所述第一接触窗插塞； 填充层，位于所述凹陷中；以及 导体层，位于所述衬底上，所述导体层与所述第二接触窗插塞接触，且所述导体层通过所述填充层与所述第一接触窗电性隔绝。
2.如权利要求1所述的嵌入式存储元件，其中所述凹陷还裸露出所述多个栅极结构，且所述第一接触窗插塞的顶面高度低于所述多个栅极结构的顶面高度。
3.如权利要求1所述的嵌入式存储元件，其中所述填充层包括: 第一绝缘层，位于所述凹陷的侧壁与底部；以及 第二绝缘层，填满所述凹陷。
4.如权利要求3所述的嵌入式存储元件，其中所述第一绝缘层与所述第二绝缘层的材料不同。
5.如权利要求4所述的嵌入式存储元件，其中所述第一绝缘层与所述第二绝缘层其中之一的材料包括氧化硅，所述第一绝缘层与所述第二绝缘层的另一材料包括氮化硅。
6.如权利要求5所述的嵌入式存储元件，其中所述第一绝缘层的材料包括氮化硅，所述第二绝缘层的材料包括氧化硅。
7.如权利要求5所述的嵌入式存储元件，其中所述氧化硅包括旋涂式玻璃。
8.一种嵌入式存储元件的制造方法，其特征在于包括: 提供衬底，所述衬底包括晶胞区； 在所述衬底的所述晶胞区上形成多个栅极结构； 于所述多个栅极结构之间的所述衬底中形成一源极区与一漏极区； 在所述多个栅极结构之间形成一第一接触窗插塞，与所述源极区接触，并形成一第二接触窗插塞，与所述漏极区接触，并在所述第一接触窗插塞以及所述第二接触窗插塞周围形成介电层； 在所述衬底上形成掩膜层，所述掩膜层具有开口，至少裸露出所述第一接触窗插塞； 移除所述开口裸露的部分所述第一接触窗插塞，以形成凹陷； 移除所述掩膜层； 于所述凹陷中形成填充层；以及 于所述衬底上形成导体层，所述导体层与所述第二接触窗插塞接触，并且通过所述填充层与所述第一接触窗插塞电性隔绝。
9.如权利要求8所述的嵌入式存储元件的制造方法，其中形成所述填充层的方法包括: 在所述介电层、所述第二接触窗插塞、所述凹陷的侧壁与底部形成第一绝缘层； 于所述第一绝缘层上形成一第二绝缘层，所述第二绝缘层填满所述凹陷； 平坦化所述第二绝缘层，移除位于所述介电层以及所述第二接触窗插塞上的第二绝缘层；以及 移除位于所述介电层以及所述第二接触窗插塞上的所述第一绝缘层。
10.如权利要求9所述的嵌入式存储元件的制造方法，其中平坦化所述第二绝缘层的方法包括化学机械研磨法。
11.如权利要求9所述的嵌入式存储元件的制造方法，其中所述第一绝缘层与所述第二绝缘层的材料不同。
12.如权利要求11所述的嵌入式存储元件的制造方法，其中所述第一绝缘层与所述第二绝缘层其中之一的材料包括氧化硅，所述第一绝缘层与所述第二绝缘层的另一材料包括氮化硅。
13.如权利要求12所述的嵌入式存储元件的制造方法，其中所述第一绝缘层的材料包括氮化硅，所述第二绝缘层的材料包括氧化硅。
14.如权利要求13所述的嵌入式存储元件的制造方法，其中所述氧化硅包括旋涂式玻3? ο
【文档编号】H01L23/528GK104377202SQ201310350033
【公开日】2015年2月25日 申请日期:2013年8月12日 优先权日:2013年8月12日
【发明者】廖修汉, 庄哲辅 申请人:华邦电子股份有限公司