一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，在其NMOS区和PMOS区上形成伪栅极结构；同时去除位于NMOS区和PMOS区的伪栅极结构中的牺牲介电层和牺牲栅极材料层以形成凹槽；在凹槽中形成高k介电层和第一金属栅极；形成仅覆盖NMOS区的硬掩膜层作为掩膜，去除位于PMOS区的第一金属栅极和高k介电层，在半导体衬底中形成沟道凹槽；在沟道凹槽的底部形成另一高k介电层和第二金属栅极，去除硬掩膜层。根据本发明，可以独立地调节分别形成于NMOS区和PMOS区的第一功函数设定金属层和第二功函数设定金属层的功函数，通过减少一次掩膜光刻工序降低去除牺牲介电层和牺牲栅极材料层的工艺成本，显著提升嵌入式锗硅层施加于PMOS区的沟道区的应力。
【专利说明】一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成高k-金属栅极的方法以及具有该高k-金属栅极的CMOS器件。
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅极工艺。对于具有较高工艺节点的CMOS而言，所述高k-金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrierlayer)和浸润层(wetting layer);进行金属栅极材料(通常为铝)的填充。后者的实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层、阻挡层和浸润层；进行金属栅极材料(通常为铝)的填充。
[0003]实施上述高k_金属栅极工艺时，通常存在两种去除伪栅极结构的牺牲栅极材料层的方式。第一种方式是同时去除位于CMOS中的NMOS区和PMOS区的伪栅极结构中的牺牲栅极材料层，例如，首先，如图1A所示，隔离结构101将半导体衬底100分为NMOS区和PMOS区，在NMOS区和PMOS区均形成有伪栅极结构102，作为示例，伪栅极结构102由自下而上层叠的高k介电层102a和牺牲栅极材料层102b构成，在伪栅极结构102的两侧形成有侧壁结构103，在半导体衬底100上依次形成接触孔蚀刻停止层104和层间介电层105后，执行化学机械研磨以露出伪栅极结构102的顶部；接着，如图1B所示，同时去除形成于NMOS区和PMOS区的伪栅极结构102中的牺牲栅极材料层102b，沉积适用于PMOS区的功函数金属层106，覆盖位于NMOS区和PMOS区的层间介电层105、侧壁结构103和高k介电层102a;接着，如图1C所示，通过刻蚀去除位于NMOS区的功函数金属层106，沉积适用于NMOS区的功函数金属层107，覆盖位于NMOS区的层间介电层105、侧壁结构103和高k介电层102a以及位于PMOS区的功函数金属层106 ;最后，如图1D所示，依次沉积阻挡层108和金属栅极材料层109，以覆盖功函数金属层107，执行化学机械研磨以露出层间介电层105，完成高k-金属栅极的制作。此种方式的缺点在于，位于PMOS区的高k-金属栅极中形成有适用于NMOS区的功函数金属层107，因此不便分别独立地调整位于NMOS区和PMOS区的高k_金属栅极中的功函数金属层的功函数。
[0004]第二种方式是分别去除位于CMOS中的NMOS区和PMOS区的伪栅极结构中的牺牲栅极材料层，例如，首先，如图2A所示，隔离结构201将半导体衬底200分为NMOS区和PMOS区，在NMOS区和PMOS区均形成有伪栅极结构202，作为示例，伪栅极结构202由自下而上层叠的高k介电层202a和牺牲栅极材料层202b构成，在伪栅极结构202的两侧形成有侧壁结构203，在半导体衬底200上依次形成接触孔蚀刻停止层204和层间介电层205后，执行化学机械研磨以露出伪栅极结构202的顶部；接着，如图2B所示，形成图案化的光刻胶层206，仅覆盖NMOS区，并以所述光刻胶层206为掩膜，通过蚀刻去除形成于PMOS区的伪栅极结构202中的牺牲栅极材料层202b ;接着，如图2C所示，去除所述光刻胶层206，依次沉积适用于PMOS区的功函数金属层207a、阻挡层207b和金属栅极材料层207c，执行化学机械研磨以露出层间介电层205，完成位于PMOS区的高k-金属栅极207的制作；接着，如图2D所示，形成另一图案化的光刻胶层，仅覆盖PMOS区，并以所述另一光刻胶层为掩膜，通过蚀刻去除形成于NMOS区的伪栅极结构202中的牺牲栅极材料层202b，然后，去除所述光刻胶层206，依次沉积适用于NMOS区的功函数金属层208a、阻挡层207b和金属栅极材料层207c,执行化学机械研磨以露出层间介电层205,完成位于NMOS区的高k_金属栅极208的制作。此种方式的缺点在于，需要实施两次掩膜光刻过程，以形成分别遮蔽NMOS区和PMOS区的光刻胶层，增加工艺时长和成本；需要实施两次蚀刻，蚀刻过程产生的副产物对后续实施构成金属栅极的各层材料的沉积的影响较大。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底的NMOS区和PMOS区上形成由自下而上层叠的牺牲介电层和牺牲栅极材料层构成的伪栅极结构；同时去除位于所述NMOS区和所述PMOS区的伪栅极结构中的牺牲介电层和牺牲栅极材料层以形成凹槽；在所述凹槽中形成高k介电层和第一金属栅极；形成仅覆盖NMOS区的硬掩膜层，并以所述硬掩膜层为掩膜，去除位于所述PMOS区的第一金属栅极和高k介电层，并在所述半导体衬底中形成沟道凹槽；在所述沟道凹槽的底部形成另一高k介电层，在所述另一高k介电层上形成第二金属栅极，并去除所述硬掩膜层。
[0007]进一步，采用干法蚀刻工艺实施所述牺牲介电层和所述牺牲栅极材料层的去除。
[0008]进一步，所述干法蚀刻的工艺参数包括:蚀刻气体HBr的流量为20-500sccm，压力为 2-40mTorr，功率为 100-2000W。
[0009]进一步，在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
[0010]进一步，采用干法蚀刻工艺实施所述位于所述PMOS区的第一金属栅极和高k介电层的去除以及所述沟道凹槽的形成。
[0011]进一步，所述干法蚀刻的工艺参数包括:蚀刻气体为Cl2和O2, Cl2的流量为50-500sccm, O2 的流量为 2_10sccm,压力为 2_40mTorr,功率为 lOCUOOOW。
[0012]进一步，联合采用所述干法蚀刻工艺和湿法蚀刻工艺实施所述位于所述PMOS区的第一金属栅极和高k介电层的去除以及所述沟道凹槽的形成。
[0013]进一步，所述沟道凹槽的深度为l_4nm。
[0014]进一步，在去除所述牺牲介电层和所述牺牲栅极材料层之前，还包括下述步骤:在所述伪栅极结构的两侧形成侧壁结构；在所述侧壁结构两侧的半导体衬底中形成源/漏区；在所述侧壁结构两侧的PMOS区中形成嵌入式锗硅层；在所述半导体衬底上形成完全覆盖所述伪栅极结构的接触孔蚀刻停止层和层间介电层；执行化学机械研磨以露出所述伪栅极结构的顶部。
[0015]进一步，在分别沉积构成所述第一金属栅极和所述第二金属栅极的材料之后，还包括执行化学机械研磨的步骤，直至露出所述层间介电层。
[0016]进一步，通过所述化学机械研磨去除所述硬掩膜层。
[0017]进一步，所述第一金属栅极包括自下而上依次层叠的第一功函数设定金属层、阻挡层和金属栅极材料层；所述第二金属栅极包括自下而上依次层叠的第二功函数设定金属层、另一阻挡层和另一金属栅极材料层。
[0018]进一步，所述第一功函数设定金属层包括一层或多层金属或金属化合物，其构成材料为适用于所述NMOS的金属材料；所述第二功函数设定金属层包括一层或多层金属或金属化合物，其构成材料为适用于所述PMOS的金属材料。
[0019]进一步，所述高k介电层和所述第一功函数设定金属层之间以及所述另一高k介电层和所述第二功函数设定金属层之间形成有覆盖层，其构成材料包括氮化钛或氮化钽。
[0020]进一步，所述高k介电层和所述半导体衬底之间以及所述另一高k介电层和所述半导体衬底之间形成有界面层，其构成材料包括硅氧化物。
[0021 ] 进一步，所述高k介电层和所述另一高k介电层的介电常数为3.9以上；所述牺牲栅极材料层的材料包括多晶硅、氮化硅或无定形碳；所述牺牲介电层的材料包括二氧化硅；所述硬掩膜层的材料包括SiN或BN。
[0022]本发明还提供一种半导体器件，包括:
[0023]半导体衬底；
[0024]形成在所述半导体衬底中的隔离结构，所述隔离结构将所述半导体衬底分为NMOS区和PMOS区；
[0025]形成在NMOS区的第一金属栅极和形成在PMOS区的第二金属栅极，其中，所述第一金属栅极的下部位于所述半导体衬底之上，所述第二金属栅极的下部位于所述半导体衬底之中；
[0026]形成在所述第一金属栅极两侧和所述第二金属栅极两侧的侧壁结构；
[0027]形成在位于所述PMOS区的侧壁结构两侧的半导体衬底中的嵌入式锗硅层。
[0028]进一步，所述第一金属栅极和所述半导体衬底之间以及所述第二金属栅极和所述半导体衬底之间形成有高k介电层。
[0029]进一步，所述隔离结构为浅沟槽隔离结构
[0030]根据本发明，可以独立地调节分别形成于所述NMOS区和PMOS区的第一功函数设定金属层和第二功函数设定金属层的功函数，通过减少一次掩膜光刻工序降低去除所述牺牲介电层和所述牺牲栅极材料层的工艺成本，显著提升形成于所述PMOS区的嵌入式锗硅层施加于所述PMOS区的沟道区的应力。
【专利附图】
【附图说明】
[0031]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0032]附图中:
[0033]图1A-图1D为根据现有的形成高k-金属栅极的方法的示例性实施例一依次实施的步骤所分别获得的器件的示意性剖面图；
[0034]图2A-图2D为根据现有的形成高k_金属栅极的方法的示例性实施例二依次实施的步骤所分别获得的器件的示意性剖面图；
[0035]图3A-图3E为根据本发明示例性实施例的方法形成高k_金属栅极依次实施的步骤所分别获得的器件的示意性剖面图；
[0036]图4为根据本发明示例性实施例的方法形成高k_金属栅极的流程图。
【具体实施方式】
[0037]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0038]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成高k-金属栅极的方法以及具有该高k-金属栅极的CMOS器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0039]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0040][示例性实施例]
[0041]下面，参照图3A-图3E和图4来描述根据本发明示例性实施例的方法形成高k-金属栅极的详细步骤。
[0042]参照图3A-图3E，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0043]首先，如图3A所示，提供半导体衬底300，半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。在半导体衬底300中形成有隔离结构301，作为示例，隔离结构301为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中，隔离结构301为浅沟槽隔离结构，其将半导体衬底300分为NMOS区和PMOS区。半导体衬底300中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0044]在半导体衬底300的NMOS区和PMOS区上均形成有伪栅极结构302，作为示例，伪栅极结构302包括自下而上层叠的牺牲介电层302a和牺牲栅极材料层302b。牺牲介电层302a的材料包括二氧化硅。牺牲栅极材料层302b的材料包括多晶硅、氮化硅或无定形碳，优选多晶娃。
[0045]此外，作为示例，在伪栅极结构302的两侧形成有侧壁结构303。其中，侧壁结构303至少包括氧化物层和/或氮化物层。在侧壁结构303两侧的半导体衬底300中形成有源/漏区，为了简化，图示中予以省略。
[0046]在侧壁结构303两侧的PMOS区中形成有嵌入式锗硅层306，其形成过程通常包括以下步骤:采用先干法蚀刻再湿法蚀刻的工艺在侧壁结构303两侧的PMOS区中形成Σ状凹槽；采用选择性外延生长工艺形成嵌入式锗硅层306，以完全填充所述Σ状凹槽，形成的嵌入式锗硅层306可以掺杂硼，所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD )、等离子体增强化学气相沉积(PECVD )、超高真空化学气相沉积(UHVCVD )、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述先干法蚀刻再湿法蚀刻的工艺的具体步骤如下:先采用干法蚀刻工艺纵向蚀刻侧壁结构303两侧的PMOS区以形成沟槽，在本实施例中，采用CF4和HBr作为主蚀刻气体，温度40-60°C，功率200-400W，偏压50-200V，蚀刻时间根据蚀刻深度而定；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，在所述沟槽的下方形成椭圆形凹槽，即形成碗状凹槽，在本实施例中，采用Cl2和NF3作为主蚀刻气体，温度40-60°C，功率100-500W，偏压0-10V，蚀刻时间根据所述碗状凹槽的侧壁向PMOS区的沟道区凹进的深度而定；最后采用湿法蚀刻工艺扩展蚀刻所述碗状凹槽，以形成所述Σ状凹槽，所述湿法蚀刻的温度为30-60°C，时间依据所述Σ状凹槽的期望尺寸而定，一般为100-300S，在本实施例中，采用四甲基氢氧化铵(TMAH)溶液作为所述湿法蚀刻的腐蚀液。
[0047]在嵌入式锗硅层306的顶部还可以形成帽层，以有利于后续在嵌入式锗硅层306上形成自对准硅化物的实施。在本实施例中，采用原位外延生长工艺形成所述帽层，即形成所述帽层所采用的外延生长工艺与形成嵌入式锗硅层306所采用的外延生长工艺在同一个反应腔室中进行，作为示例，所述帽层的构成材料为硅，为了简化，图示中予以省略。
[0048]形成嵌入式锗硅层306或者所述帽层之后，在半导体衬底300上形成完全覆盖伪栅极结构302的接触孔蚀刻停止层304和层间介电层305。接触孔蚀刻停止层304的材料优选氮化硅，层间介电层305的材料优选采用等离子体增强化学气相沉积工艺形成的氧化物。然后，执行化学机械研磨以露出伪栅极结构302的顶部。
[0049]接着，如图3B所示，同时去除位于NMOS区和PMOS区的伪栅极结构302中的牺牲介电层302a和牺牲栅极材料层302b，形成凹槽302’。在本实施例中，采用干法蚀刻工艺实施所述去除，其工艺参数包括:蚀刻气体HBr的流量为20-500sCCm，压力为2-40mTorr，功率为100-2000W,其中mTorr代表毫毫米萊柱,sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
[0050]接着，如图3C所示，在凹槽302’中形成高k介电层307d和第一金属栅极307。高k介电层307d的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。作为示例，第一金属栅极307包括自下而上依次层叠的第一功函数设定金属层307a、阻挡层307b和金属栅极材料层307c。第一功函数设定金属层307a包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等；阻挡层307b的材料包括氮化钽或氮化钛，金属栅极材料层307c的材料包括钨或铝。需要说明的是，在高k介电层307d和半导体衬底300之间还可以形成界面层，其构成材料包括硅氧化物(S1x),形成界面层的作用是改善高k介电层307d与半导体衬底300之间的界面特性；在高k介电层307d和第一功函数设定金属层307a之间还可以形成覆盖层,其构成材料包括氮化钛或氮化钽，形成覆盖层的作用是阻止第一功函数设定金属层307a中的金属材料向高k介电层307d的扩散；在阻挡层307b和金属栅极材料层307c之间还可以形成浸润层，其构成材料包括钛或钛铝合金，形成浸润层的作用是改善阻挡层307b和金属栅极材料层307c之间的界面特性，为了简化，图示中予以省略。在本实施例中，采用化学气相沉积工艺形成高k介电层307d，采用原子层沉积工艺或物理气相沉积工艺形成第一功函数设定金属层307a和阻挡层307b，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层307c。然后，执行化学机械研磨以研磨上述各层材料，直至露出层间介电层305时终止。
[0051]接着，如图3D所示，形成仅覆盖NMOS区的硬掩膜层308，其形成过程为本领域技术人员所熟习，在此不再赘述。硬掩膜层308的材料包括SiN、BN等。
[0052]然后，以硬掩膜层308为掩膜，去除位于PMOS区的第一金属栅极307和高k介电层307d，并在半导体衬底300中形成沟道凹槽309。作为示例，沟道凹槽309的深度为l_4nm。在本实施例中，采用干法蚀刻工艺实施所述去除并形成沟道凹槽309，其工艺参数包括:蚀刻气体为Cl2和02，C12的流量为50-500sccm，O2的流量为2-lOsccm，压力为2_40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。需要说明的是，所述干法蚀刻可以与湿法蚀刻联合实施，以提高所述第一金属栅极307和高k介电层307d的去除效率,有效清除蚀刻过程产生的蚀刻残留物和杂质。
[0053]接着，如图3E所示，在沟道凹槽309的底部形成另一高k介电层310d，在另一高k介电层310d上形成第二金属栅极310，并去除硬掩膜层308。另一高k介电层310d的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化招等，特别优选的是氧化铪、氧化锆或氧化铝。作为示例，第二金属栅极310包括自下而上依次层叠的第二功函数设定金属层310a、另一阻挡层310b和另一金属栅极材料层310c。第二功函数设定金属层310a包括一层或多层金属或金属化合物,其构成材料为适用于PMOS器件的金属材料,包括钌、钯、钼、钨及其合金，还包括上述金属元素的碳化物、氮化物等；另一阻挡层310b的材料包括氮化钽或氮化钛，另一金属栅极材料层310c的材料包括钨或铝。需要说明的是，在另一高k介电层310d和半导体衬底300之间还可以形成界面层，其构成材料包括硅氧化物(S1x),形成界面层的作用是改善另一高k介电层310d与半导体衬底300之间的界面特性；在另一高k介电层310d和第二功函数设定金属层310a之间还可以形成覆盖层，其构成材料包括氮化钛或氮化钽，形成覆盖层的作用是阻止第二功函数设定金属层310a中的金属材料向另一高k介电层310d的扩散；在另一阻挡层310b和另一金属栅极材料层310c之间还可以形成浸润层，其构成材料包括钛或钛铝合金，形成浸润层的作用是改善另一阻挡层310b和另一金属栅极材料层310c之间的界面特性，为了简化，图示中予以省略。在本实施例中，采用化学气相沉积工艺形成另一高k介电层310d，采用原子层沉积工艺或物理气相沉积工艺形成第二功函数设定金属层310a和另一阻挡层310b，采用化学气相沉积工艺或物理气相沉积工艺形成另一金属栅极材料层310c。然后，执行化学机械研磨以研磨上述各层材料，直至露出层间介电层305，通过所述研磨去除硬掩膜层308。
[0054]至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，如图3E所示，在PMOS区形成的第二金属栅极310的下部位于半导体衬底300中，可以显著提升嵌入式锗硅层306施加于PMOS区的沟道区的应力。需要说明的是，上述示例性实施例示出的工艺仍然属于后高k介电层后金属栅极工艺，本领域技术人员可以知晓的是，本发明提出的形成高k-金属栅极的方法同样适用于先高k介电层后金属栅极工艺。
[0055]接下来，可以实施其余的半导体器件前端制造工艺，包括:在层间介电层305上形成覆盖第一金属栅极307和第二金属栅极310的另一层间介电层，形成连通所述金属栅极的顶部的第一接触孔和连通PMOS区的嵌入式锗硅层306的顶部以及NMOS区的源/漏区的第二接触孔，在所述第二接触孔的底部形成自对准硅化物，填充金属(通常为钨)于所述接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞。
[0056]接下来，可以实施常规的半导体器件后端制造工艺，包括:多个互连金属层的形成，通常采用双大马士革工艺来完成；金属焊盘的形成，用于实施器件封装时的引线键合。
[0057]参照图4，其中示出了根据本发明示例性实施例的方法形成高k_金属栅极的流程图，用于简要示出整个制造工艺的流程。
[0058]在步骤401中，提供半导体衬底，在半导体衬底的NMOS区和PMOS区上形成由自下而上层叠的牺牲介电层和牺牲栅极材料层构成的伪栅极结构；
[0059]在步骤402中，同时去除位于NMOS区和PMOS区的伪栅极结构中的牺牲介电层和牺牲栅极材料层以形成凹槽；
[0060]在步骤403中，在凹槽中形成高k介电层和第一金属栅极；
[0061]在步骤404中，形成仅覆盖NMOS区的硬掩膜层，并以硬掩膜层为掩膜，去除位于PMOS区的第一金属栅极和高k介电层，并在半导体衬底中形成沟道凹槽；
[0062]在步骤405中，在沟道凹槽的底部形成另一高k介电层，在另一高k介电层上形成第二金属栅极，并去除硬掩膜层。
[0063]根据本发明，可以独立地调节分别形成于NMOS区和PMOS区的第一功函数设定金属层307a和第二功函数设定金属层310a的功函数，通过减少一次掩膜光刻工序降低去除牺牲栅极材料层302b和牺牲介电层302a的工艺成本，显著提升形成于PMOS区的嵌入式锗硅层306施加于PMOS区的沟道区的应力。
[0064]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底的NMOS区和PMOS区上形成由自下而上层叠的牺牲介电层和牺牲栅极材料层构成的伪栅极结构； 同时去除位于所述NMOS区和所述PMOS区的伪栅极结构中的牺牲介电层和牺牲栅极材料层以形成凹槽； 在所述凹槽中形成高k介电层和第一金属栅极； 形成仅覆盖NMOS区的硬掩膜层，并以所述硬掩膜层为掩膜，去除位于所述PMOS区的第一金属栅极和高k介电层，并在所述半导体衬底中形成沟道凹槽； 在所述沟道凹槽的底部形成另一高k介电层，在所述另一高k介电层上形成第二金属栅极，并去除所述硬掩膜层。
2.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺实施所述牺牲介电层和所述牺牲栅极材料层的去除。
3.根据权利要求2所述的方法，其特征在于，所述干法蚀刻的工艺参数包括:蚀刻气体HBr 的流量为 20-500sccm，压力为 2_40mTorr，功率为 100-2000W。
4.根据权利要求2所述的方法，其特征在于，在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
5.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺实施所述位于所述PMOS区的第一金属栅极和高k介电层的去除以及所述沟道凹槽的形成。
6.根据权利要求5所述的方法，其特征在于，所述干法蚀刻的工艺参数包括:蚀刻气体为Cl2和O2, Cl2的流量为50-500sccm, O2的流量为2-lOsccm，压力为2_40mTorr，功率为100-2000W。
7.根据权利要求5所述的方法，其特征在于，联合采用所述干法蚀刻工艺和湿法蚀刻工艺实施所述位于所述PMOS区的第一金属栅极和高k介电层的去除以及所述沟道凹槽的形成。
8.根据权利要求1所述的方法，其特征在于，所述沟道凹槽的深度为l_4nm。
9.根据权利要求1所述的方法，其特征在于，在去除所述牺牲介电层和所述牺牲栅极材料层之前，还包括下述步骤:在所述伪栅极结构的两侧形成侧壁结构；在所述侧壁结构两侧的半导体衬底中形成源/漏区；在所述侧壁结构两侧的PMOS区中形成嵌入式锗硅层；在所述半导体衬底上形成完全覆盖所述伪栅极结构的接触孔蚀刻停止层和层间介电层；执行化学机械研磨以露出所述伪栅极结构的顶部。
10.根据权利要求9所述的方法，其特征在于，在分别沉积构成所述第一金属栅极和所述第二金属栅极的材料之后，还包括执行化学机械研磨的步骤，直至露出所述层间介电层。
11.根据权利要求10所述的方法，其特征在于，通过所述化学机械研磨去除所述硬掩膜层。
12.根据权利要求1所述的方法，其特征在于，所述第一金属栅极包括自下而上依次层叠的第一功函数设定金属层、阻挡层和金属栅极材料层；所述第二金属栅极包括自下而上依次层叠的第二功函数设定金属层、另一阻挡层和另一金属栅极材料层。
13.根据权利要求12所述的方法，其特征在于，所述第一功函数设定金属层包括一层或多层金属或金属化合物，其构成材料为适用于所述NMOS的金属材料；所述第二功函数设定金属层包括一层或多层金属或金属化合物，其构成材料为适用于所述PMOS的金属材料。
14.根据权利要求12所述的方法，其特征在于，所述高k介电层和所述第一功函数设定金属层之间以及所述另一高k介电层和所述第二功函数设定金属层之间形成有覆盖层，其构成材料包括氮化钛或氮化钽。
15.根据权利要求1所述的方法，其特征在于，所述高k介电层和所述半导体衬底之间以及所述另一高k介电层和所述半导体衬底之间形成有界面层，其构成材料包括硅氧化物。
16.根据权利要求1所述的方法，其特征在于，所述高k介电层和所述另一高k介电层的介电常数为3.9以上；所述牺牲栅极材料层的材料包括多晶硅、氮化硅或无定形碳；所述牺牲介电层的材料包括二氧化硅；所述硬掩膜层的材料包括SiN或BN。
17.一种半导体器件，包括: 半导体衬底； 形成在所述半导体衬底中的隔离结构，所述隔离结构将所述半导体衬底分为NMOS区和PMOS区； 形成在NMOS区的第一金属栅极和形成在PMOS区的第二金属栅极，其中，所述第一金属栅极的下部位于所述半导体衬底之上，所述第二金属栅极的下部位于所述半导体衬底之中； 形成在所述第一金属栅极两侧和所述第二金属栅极两侧的侧壁结构； 形成在位于所述PMOS区的侧壁结构两侧的半导体衬底中的嵌入式锗硅层。
18.根据权利要求17所述的方法，其特征在于，所述第一金属栅极和所述半导体衬底之间以及所述第二金属栅极和所述半导体衬底之间形成有高k介电层。
19.根据权利要求17所述的方法，其特征在于，所述隔离结构为浅沟槽隔离结构。
【文档编号】H01L27/146GK104425522SQ201310410801
【公开日】2015年3月18日 申请日期:2013年9月10日 优先权日:2013年9月10日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司