嵌入式存储器及其形成方法

文档序号:7265260阅读:282来源:国知局
嵌入式存储器及其形成方法
【专利摘要】本发明提供了一种嵌入式闪存存储器件,包括:栅叠件,以及位于半导体衬底中的源极和漏极区。第一源极和漏极区位于栅叠件的相对两侧。栅叠件包括:位于半导体衬底上方的底部介电层、位于底部介电层上方的电荷捕获层、位于电荷捕获层上方的顶部介电层、位于顶部介电层上方的高k介电层,以及位于高k介电层上方的金属栅极。本发明还提供了一种形成嵌入式闪存存储器件的方法。
【专利说明】嵌入式存储器及其形成方法

【技术领域】
[0001]本发明总体涉及半导体领域,更具体地,涉及嵌入式存储器及其形成方法。

【背景技术】
[0002] 使用介电捕获层或浮动层以存储电荷的闪存存储器通常用于片上系统(S0C)技术 中,并且闪存存储器与其他集成电路一起形成在同一芯片上。例如,高压(HV)电路、输入/ 输出(10)电路、核心电路和静态随机存取存储(SRAM)电路通常与闪存存储器集成在同一 芯片上。与形成在不具有其他电路的芯片上的闪存存储器相比,由于将相应的闪存存储器 嵌入在其上形成其他电路的芯片中,因此通常被称为嵌入式存储器。闪存存储器的结构与 HV电路器件、10电路器件、核心电路器件和SRAM电路器件不同。因此,当技术发展时,嵌入 式存储器件与其他类型的器件面临着挑战。


【发明内容】

[0003] 根据本发明的一个方面,提供了一种器件,包括:半导体衬底;以及嵌入式闪存存 储器件。嵌入式闪存存储器件包括:第一栅叠件和第一源极和漏极区。其中,第一栅叠件包 括:底部介电层,位于半导体衬底上方;电荷捕获层,位于底部介电层上方;顶部介电层,位 于电荷捕获层上方;第一高k介电层,位于顶部介电层上方;和第一金属栅极,位于第一高k 介电层上方。第一源极和漏极区位于半导体衬底中,第一源极和漏极区位于第一栅叠件的 相对两侧。
[0004] 优选地,顶部介电层包括氧化硅或氮氧化硅。
[0005]优选地,该器件还包括:覆盖第一高k介电层并且位于第一金属栅极下方的第一 金属覆盖层。
[0006]优选地,该器件还包括高压(HV)晶体管。高压(HV)晶体管包括第二栅叠件和第二 源极和漏极区。其中,第二栅叠件包括:HV介电层,位于半导体衬底上方;第二高k介电层, 位于HV介电层上方;和第二金属栅极,位于第二高k介电层上方。第二源极和漏极区位于 半导体衬底中,第二源极和漏极区位于第二栅叠件的相对两侧。
[0007]优选地,桌一尚k介电层和第一咼k介电层由相同的材料形成并且具有相同的厚 度,并且第一金属栅极和第二金属栅极由相同的材料形成并且具有相同的厚度。
[0008]优选地,该器件还包括输入/输出(10)晶体管。输入/输出(1〇)晶体管包括第 三栅叠件和第三源极和漏极区。其中,第三栅叠件包括:1〇介电层,位于半导体衬底上方, 10介电层的厚度小于顶部介电层的厚度;第三高k介电层,位于1〇介电层上方;和第三金 属栅极,位于第三高k介电层上方。第三源极和漏极区位于半导体衬底中,第三源极和漏极 区位于第三栅叠件的相对两侧。
[0009]优选地,该器件还包括晶体管。晶体管选自由核心晶体管和静态随机存取存储器 (SRAM)晶体管组成的组,晶体管包括第四栅叠件和第四源极和漏极区。其中,第四栅叠件包 括:界面介电层,位于半导体衬底上方;第四高 k介电层,位于界面介电层上方;和第四金属 栅极,位于第四高k介电层上方。第四源极和漏极区位于半导体衬底中,第四源极和漏极区 位于第四栅叠件的相对两侧。
[0010]根据本发明的另一方面,提供了一种器件,包括:半导体衬底;嵌入式闪存存储器 件;以及晶体管。嵌入式闪存存储器件包括第一栅叠件。其中,第一栅叠件包括:底部氧化 桂层,位于半导体衬底上方;电荷捕获层,位于底部氧化硅层上方;顶部氧化物层,位于电 荷捕犾层上方;第一 1? k介电层,位于顶部氧化物层上方并且与顶部氧化物层接触;第一金 属覆盖层,位于第一高k介电层上方并且与第一高k介电层接触;和第一金属栅极,位于第 一金属覆盖层上方。同时,晶体管包括第二栅叠件。第二栅叠件包括:氧化物层,位于半导 体衬底上方;第二高k介电层,位于氧化物层上方并且与氧化物层接触,第一高 k介电层和 第二高k介电层具有相同的厚度并且由相同的材料形成;第二金属覆盖层,位于第二高k介 电层上方并且与第二高k介电层接触,第一金属覆盖层和第二金属覆盖层具有相同的厚度 并且由相同的材料形成;以及第二金属栅极,位于第二金属覆盖层上方。
[0011] 优选地,顶部氧化物层和氧化物层为氧化硅层。
[0012] 优选地,顶部氧化物层和氧化物层包括不同的材料。
[0013] 优选地,顶部氧化物层和氧化物层具有不同的厚度。
[0014] 优选地,第一金属覆盖层和第二金属覆盖层包括氮化钛。
[0015] 优选地,电荷捕获层包括介电材料。
[0016]根据本发明的又一方面,提供了一种方法,包括:形成层堆叠件;图案化层堆叠 件;在层堆叠件上方形成第一金属栅极;以及在半导体衬底中形成第一源极和漏极区,层 堆叠件、第一金属栅极以及第一源极和漏极区形成嵌入式闪存器件的多个部分。其中,形成 层堆叠件包括:在半导体衬底上方并且在第一器件区域中形成底部介电层;在底部介电层 上方形成电荷捕获层;在电荷捕获层上方形成顶部介电层;和在顶部介电层上方形成第一 高k介电层。
[0017] 优选地,该方法还包括:在第一高k介电层上方形成覆盖层,覆盖层与层堆叠件一 起被图案化。
[0018] 优选地,该方法还包括:在半导体衬底上方形成与半导体衬底接触的氧化物层,氧 化物层位于第二器件区域中;当形成第一高k介电层时,同时形成覆盖氧化物层的第二高k 介电层;以及当形成第一金属栅极时,同时形成覆盖第二高k介电层的第二金属栅极,氧化 物层、第二高k介电层和第二金属栅极形成晶体管的多个部分。
[0019] 优选地,该方法还包括:形成氮化钛层,氮化钛层包括位于顶部介电层上方并且与 顶部介电层接触的第一部分,以及位于氧化物层上方并且与氧化物层接触的第二部分,第 一金属栅极和第二金属栅极分别覆盖并且接触氮化钛层的第一部分和第二部分。
[0020] 优选地,晶体管是高压晶体管,并且同时沉积氧化物层和顶部介电层。
[0021] 优选地,晶体管是输入/输出(10)晶体管,通过热氧化半导体衬底而形成氧化物 层,并且通过沉积形成顶部介电层。
[0022] 优选地,形成第一金属栅极的步骤包括:在第一高k介电层上方形成多晶硅层;以 及在形成第一源极和漏极区之后,用第一金属栅极替代多晶硅层。

【专利附图】

【附图说明】
[0023]为了更完整地理解本发明及其优势,现结合附图参考以下描述,其中:
[0024]图1至图13是根据一些示例性实施例的嵌入式存储器件和其他类型的器件在制 造的中间阶段的截面图,其中使用了后栅极方法;以及
[0025]图14至图16是根据可选实施例的嵌入式存储器件和其他类型的器件在制造的中 间阶段的截面图,其中使用了先栅极方法。

【具体实施方式】
[0026]下面详细论述了本发明各实施例的制造和使用。然而,应该理解,实施例提供了许 多可以在各种具体环境中实现的可应用的构思。所讨论的具体实施例仅仅出于说明的目 的,而不用于限制本发明的范围。
[0027]、本发明根据各个示例性实施例提供了嵌入式存储器件及其形成方法。示出了形成 嵌入式存储器件的中间阶段。论述了实施例的各种变型。在本发明的不同示图和说明性的 实施例中,相似的标号用于代表相似的元件。
[0028]参见图1,提供了作为半导体晶圆2的一部分的半导体衬底20。在一些实施例中, 半导体衬底20包括晶体硅。半导体衬底2〇也可以包括其他诸如碳、锗、镓、硼、砷、氮、铟、 磷^的常用材料。半导体衬底20可以是块状衬底或是绝缘体上半导体 (S0I)衬底。在一 些示例性实施例中,半导体衬底20包括Si^Ge^其中z值是SiGe中锗的原子百分比,并且 z值可以是在0和1范围内(包括〇和1)的任何值。例如,当z值为〇时,半导体衬底20包 括晶体硅衬底。当z值为1时,半导体衬底20包括晶体锗衬底。衬底20也可以是包括硅 衬底上的III-V族化合物半导体或硅衬底上的硅锗(或锗)层的组合物结构。
[0029] 半导体衬底20包括在区域100、200、300和400中的部分。根据一些实施例,区域 100、200、3〇0和400分别包括嵌入式闪存存储区、高压(HV)区、输入/输出(10)区以及静 态随机存取存储(SRAM) /通用逻辑(核心)器件区。嵌入式闪存存储区1〇〇用于在其中形 成嵌入式闪存存储单元(诸如图I3和图16中的156)。HV区200用于在其中形成HV器件 (诸如图13和图16中的四 6)。10区3〇〇用于在其中形成1〇器件(诸如图13和图16中的 356)。核心/SRAM区400用于在其中形成核心器件和/或SRAM单元(诸如图13和图16中 的45 6)。核心器件(有时被称为逻辑器件)其中不包括任何存储器阵列,并且核心器件可以 在或可以不在SRAM阵列的外围区中。例如,核心器件可以在SRAM阵列(区域400中)或存 储器单元(区域100中)的驱动电路或译码电路中。向HV器件供给正电源电压Vddl,并且 将HV器件配置为能够耐受正电源电压Vddl,其中正电源电压Vddl高于SRAM/核心区400 中器件的正电源电压Vdd2。例如,电源电压Vdd2可以小于约IV,而电源电压Vddl可以介 于约1· 5V和约3. 3V之间。尽管衬底20在区域100、200、300和400中的部分被示为非连 续的,但它们都是同一连续衬底20的一部分。
[0030] 又如图1所示,底部介电层22形成在衬底20上。在一些实施例中,底部介电层22 可以由氧化硅形成,而氧化硅通过向衬底20实施热氧化形成。在可选实施例中,底部介电 层22包括氮氧化硅或可被沉积的并且具有低电荷泄漏的其他介电材料。在一些实施例中, 底部介电层22的厚度T1介于约20人和约60 A之间。但是,应该理解,整篇说明书中所列 举的数值仅是实例,并且可变为不同的数值。
[0031] 电荷捕获层24形成在底部介电层22的上方。电荷捕获层24可以是具有高捕获 密度的介电层。在一些实施例中,电荷捕获层24包括可以使用物理汽相沉积(PVD)来沉积 的氮化硅(SiN)。在其他实施例中,电荷捕获层24包括其他材料(包含但不限于,氧化物、氮 化物和氮氧化物)。例如,电荷捕获层24可以包括AIN、Al 2〇3、Hf02、HfON、ZrON或它们的组 合。
[0032] 参见图2,在蚀刻步骤中,图案化底部介电层22和电荷捕获层24。去除底部介电 层22和电荷捕获层 24位于区域2〇0、300和400中的部分。保留底部介电层22和电荷捕 获层24位于区域100中的部分。在图案化后,如图3所示,在区域 2〇〇、300和400中形成 HV介电层洸。HV介电层26的厚度T2可以介于约5〇矗和约3〇〇A之间。顶部介电层28 也形成在区域100中并且位于电荷捕获层24上方。顶部介电层28的厚度T3可以介于约 60 A和约200 i之间。
[0033] 根据一些实施例,在分开的工艺中形成HV介电层26和顶部介电层28。例如,通 过使用热氧化工艺氧化衬底20来形成HV介电层26。因此,HV介电层26形成在区域200、 300和400中,而没有形成在区域100中。另一方面,可以使用沉积来形成介电层28,同时 使用化学汽相沉积(CVD)方法(诸如等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层 沉积(ALD)等)来实施沉积。在这些实施例中,HV介电层26的厚度T2和顶部介电层28的 厚度T3可以彼此不同。HV介电层26和顶部介电层28中的材料也可以彼此不同或彼此相 同。由于HV介电层26和顶部介电层28是分开形成的,所以可以调节厚度T2和T3以优化 分别形成在区域100和200中的存储器件和HV器件的性能。在其他实施例中,在同一沉积 工艺中同时形成HV介电层26和顶部介电层28。在这些实施例中,厚度T2等于厚度T3。通 过同时形成HV介电层 26和顶部介电层別,可以降低制造成本。HV介电层26和顶部介电 层28可以包括氧化硅和氮氧化硅等。在一些实施例中,HV介电层26和顶部介电层28的 介电常数可以为约3. 8。
[0034]如图4所示,图案化HV介电层26,从而将其从区域300和400中去除。接下来,参 考图5,形成10介电层3〇。在一些实施例中,10介电层30包括氧化硅。可选地,10介电层 3〇包括氮氧化硅。10介电层3〇的厚度T4可以介于约20 A和约70 A之间,在一些实施例 中,其可以小于HV介电层%的厚度T2。类似地,可以通过对衬底20进行热氧化、沉积等形 成10介电层 3〇。在形成10介电层30之后,从区域400中去除10介电层30。
[0035]参见图6,界面层32形成在衬底20上。界面层32可以包括化学氧化物、热氧化 物等。在一些实施例中,通过氧化衬底20暴露的表面部分来形成界面层32。在可选实施 例中,通过使用化学制品(例如,诸如臭氧水或过氧化氢的氧化剂)来处理衬底 20的表面部 分而形成界面层32。生成的界面层32被称为化学氧化物层,其中包括氧化硅。界面层32 的厚度T5可以介于约5 A和约30人之间,在一些实施例中,厚度T5可以小于10介电层30 的厚度T4。
[0036]参见图7,同时在区域100、200、300和400中依次形成高k介电层34、覆盖层36 和多晶硅层38。因此,区域1〇〇、2〇〇、3〇〇和400中层34、36和38中的每一层都具有相同 的厚度和相同的材料。高k介电层Μ可以具有大于约7. 0的k值,并且高k介电层34可 以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、Yb、Pr、Nd、Gd、Er、Dy的氧化物或硅酸盐或它们的组 合。高k介电层 34的示例性材料包括Mg〇x、BaTix〇y、BaSrxTi凡、 pbTix〇y、pbZrjiy〇z等,其 中,x、y和z的值介于〇和1之间。高 k介电层34的厚度可以介于约〇· 5nm和约1〇nm之 间。高k介电层34的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉 积(PVD)等。
[0037]可以在闻k介电层34的上方形成覆盖层36。在一些实施例中,覆盖层36包括氮 化钛(TiN)。在可选实施例中,覆盖层36的示例性材料包括含钽材料和/或含钛材料(诸如 TaC、TaN、TaAIN、TaSiN和它们的组合)。然后,在覆盖层36上方形成多晶硅层38。
[0038]图8至图13示出了使用后栅极方法在区域100、200、300和400中形成器件,其中 将器件的栅极称为替代栅极。在这些实施例中,多晶硅层38用作被替代栅极所替代的伪栅 极。参见图8,对层22、24、26、28、30、32、34、36和38进行图案化,从而在区域1〇〇、2〇〇、3〇〇 和400中分别形成层堆叠140、240、 340和440。在这些实施例中,区域400中的伪栅极38 部分的顶面38A高于区域100中覆盖层36部分的顶面 36A,以确保在随后的CMP(图12)之 后,伪栅极38保留在每一个层堆叠140、240、340和440中。在图案化之后,可以邻近层堆 叠140、 240、340和440中的一个或所有层堆叠来形成轻掺杂的源极和漏极区(未示出)和/ 或口袋(packet)区(未示出)。
[0039] 接下来,参见图9,在层堆叠140、240、340和440的侧壁上形成栅极间隔件42。在 一些实施例中,栅极间隔件42包括氮化硅,尽管也可以使用其它介电材料。栅极间隔件42 的形成包括形成覆盖层,并且实施各向异性蚀刻以去除覆盖层的水平部分。覆盖层的剩余 部分形成栅极间隔件42。
[0040] 图10示出了源极和漏极区44的形成,在下文中可选地将其称为源极/漏极区44。 可以通过注入或外延形成源极/漏极区域44。本发明不再论述源极/漏极区域44的形成 细节。
[0041] 图11示出了层间介电层(ILD) 46的形成,其是由介电材料(诸如磷硅酸盐玻璃 (PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等)形成的。ILD46的顶面高于层堆 叠 140、240、340和440的顶面。如图12所示,可以实施CMP以使ILD46的顶面与层堆叠的 顶面平齐。
[0042] 参见图13,例如,通过蚀刻去除多晶硅层38的剩余部分,并且将其替换为替代栅 极。因此,在整篇说明中将多晶硅层称为伪栅极。替代栅极包括金属栅电极152、252、352和 452。金属栅电极152、252、352和452可以具有单层结构或具有包括多个层的多层结构,使 用参考符号148和150示例性地描述多个层。金属栅电极152形成嵌入式闪存存储器156 的栅电极。金属栅电极252形成HV器件(晶体管)256的栅电极。金属栅电极352形成10 器件(晶体管)356的栅电极。金属栅电极452形成核心器件或SRAM器件(晶体管)456的栅 电极。栅电极152、252、325和452可以包括金属或金属合金(诸如Cu、W、Co、Ru、Al、TiN、 TaN、TaC)、它们的组合以及它们的多层。
[0043] 在随后的步骤中,在ILD46中形成接触开口(未示出),从而露出下面的源极/漏极 区44。可以形成源极/漏极的硅化物和源极/漏极的接触插塞(未示出)以电连接至源极 /漏极区域44。从而,完成存储器件156、HV晶体管2 56、10晶体管356以及核心/SRAM晶 体管456的形成过程。
[0044] 与图8至图13中的后栅极方法相比,图14至图16示出了使用先栅极方法在区域 100、200、300和400中器件的形成。在这些实施例中,由于多晶硅层 38形成所要生成的器 件的栅电极,所以并不去除多晶硅层38。最初的步骤基本与图1至图7所示的步骤相同。 接下来,图案化图7中的堆叠的层以形成栅叠件140、240、340和440,然后,在栅叠件的侧壁 上形成栅极间隔件42。也可以在这个步骤中形成轻掺杂的源极和漏极区(未示出)和口袋 区域(未示出)。之后,如图15所示,形成源极/漏极区44。
[0045] 在随后的步骤中,如图16所示,形成ILD46以覆盖栅叠件140、240、340和440,然 后通过CMP步骤使ILD46的顶面平齐。在这些实施例中,ILD46的顶面高于栅叠件140、240、 340和440的顶面。之后,通过蚀刻ILD46形成接触插塞开口(被接触插塞60占用)。从而, 露出多晶硅层38和栅极/漏极区域44。硅化多晶硅层38和源极/漏极区域44中露出的 部分以形成娃化区58。然后使用诸如鹤、错、铜等的导电材料填充接触插塞开口以形成接触 插塞60。
[0046] 根据本发明的一些实施例,如图13和图16所示,在顶部介电层28上方形成高k介 电层34,以形成所生成的嵌入式闪存存储器件156的阻挡层。由于阻挡层具有双层结构,所 以可以减小高k介电层和顶部介电层的厚度而不会牺牲存储器件的电荷保留能力。另一方 面,由于存储器件156中形成金属栅极,所以不同嵌入式闪存存储器件的阈值电压之间的 失配得以降低。这对于在同一芯片中形成具有不同阈值电压级的闪存存储器件是有利的。 由于存在小失配,使得不同的阈值电压级可以彼此清楚地区分开。
[0047] 根据一些实施例,嵌入式闪存存储器包括栅叠件,以及半导体衬底中的源极和漏 极区。第一源极和漏极区位于栅叠件的相对两侧。栅叠件包括位于半导体衬底上方的底部 介电层、位于底部介电层上方的电荷捕获层、位于电荷捕获层上方的顶部介电层、位于顶部 介电层上方的高k介电层,以及位于高k介电层上方的金属栅极。
[0048]根据其他实施例,一种器件包括嵌入式闪存存储器件以及晶体管。嵌入式闪存存 储器件包括第一栅叠件。第一栅叠件包括位于半导体衬底上方的底部氧化硅层、位于底部 氧化硅层上方的电荷捕获层、位于电荷捕获层上方的顶部氧化物层、位于顶部氧化物层上 方并且与其接触的第一高k介电层、位于第一高k介电层上方并且与其接触的第一金属覆 盖层,以及位于第一金属覆盖层上方的第一金属栅极。晶体管包括第二栅叠件,其包括位于 半导体衬底上方的氧化物层,以及位于氧化物层上方并且与其接触的第二高k介电层。第 一高k介电层与第二高k介电层具有相同的厚度,并且由相同的材料形成。第二栅叠件还 包括位于第二高k介电层上方并且与其接触的第二金属覆盖层,其中,第一与第二金属覆 盖层具有相同的厚度,并且由相同的材料形成。第二栅叠件还包括位于第二金属覆盖层上 方的第二金属栅极。
[0049] 根据又一些实施例,一种方法包括形成层堆叠,其包括在半导体衬底上方并且在 第一器件区域中形成底部介电层、在底部介电层上方形成电荷捕获层、在电荷捕获层上方 形成顶部介电层,以及在顶部介电层上方形成第一高k介电层。该方法还包括图案化层堆 叠、在层堆叠上方形成第一金属栅极,以及在半导体衬底中形成第一源极和漏极区。层堆 叠、第一金属栅极以及第一源极和漏极区形成部分嵌入式闪存存储器件。
[0050]尽管已经详细地描述了实施例及其优势,但应该理解,可以在不背离所附权利要 求限定的实施例的精神和范围的情况下,做出各种不同的改变,替代和修改。而且,本申请 的范围并不仅限于本说明书中描述的工艺、机器装置、制造、物质组成、工具、方法和步骤的 特定实施例。作为本领域普通技术人员应理解,根据本发明,可以利用现有的或今后将被开 发的用于执行与根据本发明所述相应实施例基本相同的功能或获得基本相同结果的工艺、 机器装置、制造、物质组成、工具、方法或步骤本发明。因此,所附权利要求旨在将这些工艺、 机器装置、制造、物质组成、工具、方法或步骤包括在它们的保护范围内。此外,每一个权利 要求构成一个独立的实施例,并且不同权利要求及实施例的组合均在本公开的范围之内。
【权利要求】
1. 一种器件,包括: 半导体衬底;以及 嵌入式闪存存储器件,包括: 第一栅叠件,包括: 底部介电层,位于所述半导体衬底上方; 电荷捕获层,位于所述底部介电层上方; 顶部介电层,位于所述电荷捕获层上方; 第一高k介电层,位于所述顶部介电层上方;和 第一金属栅极,位于所述第一高k介电层上方;以及 第一源极和漏极区,位于所述半导体衬底中,所述第一源极和漏极区位于所述第一栅 叠件的相对两侧。
2. 根据权利要求1所述的器件,其中,所述顶部介电层包括氧化硅或氮氧化硅。
3. 根据权利要求1所述的器件,还包括:覆盖所述第一高k介电层并且位于所述第一 金属栅极下方的第一金属覆盖层。
4. 根据权利要求1所述的器件,还包括: 高压(HV)晶体管,包括: 第二栅叠件,包括: HV介电层,位于所述半导体衬底上方; 第二高k介电层,位于所述HV介电层上方;和 第二金属栅极,位于所述第二高k介电层上方;以及 第二源极和漏极区,位于所述半导体衬底中,所述第二源极和漏极区位于所述第二栅 叠件的相对两侧。
5. 根据权利要求1所述的器件,还包括: 输入/输出(10)晶体管,包括: 第三栅叠件,包括: 10介电层,位于所述半导体衬底上方,所述10介电层的厚度小于所述顶部介电层的厚 度; 第三高k介电层,位于所述10介电层上方;和 第三金属栅极,位于所述第三高k介电层上方;以及 第三源极和漏极区,位于所述半导体衬底中,所述第三源极和漏极区位于所述第三栅 叠件的相对两侧。
6. 根据权利要求1所述的器件,还包括: 晶体管,选自由核心晶体管和静态随机存取存储器(SRAM)晶体管组成的组,所述晶体 管包括: 第四栅叠件,包括: 界面介电层,位于所述半导体衬底上方; 第四高k介电层,位于所述界面介电层上方;和 第四金属栅极,位于所述第四高k介电层上方;以及 第四源极和漏极区,位于所述半导体衬底中,所述第四源极和漏极区位于所述第四栅 叠件的相对两侧。
7. -种器件,包括: 半导体衬底; 嵌入式闪存存储器件,包括第一栅叠件,所述第一栅叠件包括: 底部氧化硅层,位于所述半导体衬底上方; 电荷捕获层,位于所述底部氧化娃层上方; 顶部氧化物层,位于所述电荷捕获层上方; 第一高k介电层,位于所述顶部氧化物层上方并且与所述顶部氧化物层接触; 第一金属覆盖层,位于所述第一高k介电层上方并且与所述第一高k介电层接触;和 第一金属栅极,位于所述第一金属覆盖层上方;以及 晶体管,包括第二栅叠件,所述第二栅叠件包括: 氧化物层,位于所述半导体衬底上方; 第二高k介电层,位于所述氧化物层上方并且与所述氧化物层接触,所述第一高k介电 层和所述第二高k介电层具有相同的厚度并且由相同的材料形成; 第二金属覆盖层,位于所述第二高k介电层上方并且与所述第二高k介电层接触,所述 第一金属覆盖层和所述第二金属覆盖层具有相同的厚度并且由相同的材料形成;以及 第二金属栅极,位于所述第二金属覆盖层上方。
8. -种方法,包括: 形成层堆叠件,包括: 在半导体衬底上方并且在第一器件区域中形成底部介电层; 在所述底部介电层上方形成电荷捕获层; 在所述电荷捕获层上方形成顶部介电层;和 在所述顶部介电层上方形成第一高k介电层; 图案化所述层堆叠件; 在所述层堆叠件上方形成第一金属栅极;以及 在所述半导体衬底中形成第一源极和漏极区,所述层堆叠件、所述第一金属栅极以及 所述第一源极和漏极区形成嵌入式闪存器件的多个部分。
9. 根据权利要求8所述的方法,还包括:在所述第一高k介电层上方形成覆盖层,所述 覆盖层与所述层堆叠件一起被图案化。
10. 根据权利要求8所述的方法,还包括: 在所述半导体衬底上方形成与所述半导体衬底接触的氧化物层,所述氧化物层位于第 二器件区域中; 当形成所述第一高k介电层时,同时形成覆盖所述氧化物层的第二高k介电层;以及 当形成第一金属栅极时,同时形成覆盖所述第二高k介电层的第二金属栅极,所述氧 化物层、所述第二高k介电层和所述第二金属栅极形成晶体管的多个部分。
【文档编号】H01L21/8247GK104241291SQ201310425309
【公开日】2014年12月24日 申请日期:2013年9月17日 优先权日:2013年6月21日
【发明者】吴伟成, 庄学理 申请人:台湾积体电路制造股份有限公司
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