包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置及其 ...的制作方法
【专利摘要】本发明提供一种包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置及其制造方法。所述半导体结构包括第一电介质层、所述电容器的底板及薄膜电阻器主体。此外，存在安置于所述电容器的所述底板上及所述薄膜电阻器主体的顶部上的第二电介质层。所述电容器的顶板安置于所述第二电介质层上在所述第二电介质层的由所述电容器的所述底板的横向尺寸界定的区域中。所述底板及所述电阻器主体为两者均安置于所述第一电介质层上且由相同薄膜材料组成的横向间隔开的层。
【专利说明】包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置及其制造方法
【技术领域】
[0001]本发明涉及一种包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置。此外，本发明涉及一种制造所述电子装置的方法。
【背景技术】
[0002]根据现有技术的后端薄膜电容器结构与半导体装置的金属化层中的互连件金属化布线“竞争”。文件US2007/0170546A1揭示一种具有包括位于半导体装置的金属化层中的顶板的薄膜电容器的后端薄膜电容器结构。然而，所述电容器的此顶板占用金属化布线层中的宝贵的底面空间。
[0003]根据现有技术的薄膜电容器(举例来说，金属-绝缘体-金属电容器(MIM电容器))消耗其已构建于上面的互连件层级中的面积。举例来说，由薄膜电容器的顶板或由其底板占据的面积不可用于金属化层中的正常金属化布线。经常，由于将薄膜电容器添加在半导体结构中，芯片大小增加或互连件层级增加。
【发明内容】
[0004]本发明的目标是提供一种包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置，其中所述电容器及电阻器应易于集成于现有半导体工艺中，且所述电容器及电阻器的芯片面积或底面空间不应与半导体装置中的金属化布线竞争。
[0005]本发明提供一种包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置及其制造方法。所述半导体结构包括第一电介质层、所述电容器的底板及薄膜电阻器主体。此外，存在安置于所述电容器的所述底板上及所述薄膜电阻器主体的顶部上的第二电介质层。所述电容器的顶板安置于所述第二电介质层上在所述第二电介质层的由所述电容器的所述底板的横向尺寸界定的区域中。所述底板及所述电阻器主体为两者均安置于所述第一电介质层上且由相同薄膜材料组成的横向间隔开的层。
[0006]在本发明的一个方面中，提供一种包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置。所述半导体结构包括第一电介质层。特定来说，此第一电介质层可沉积于所述半导体结构的第一金属化层的顶部上。在沉积此第一电介质层之后，可执行此层的平面化。可根据半导体工艺中的标准工艺步骤来执行沉积及平面化。
[0007]在本说明书的上下文内经常使用的术语“后端”描述包含部分制作的集成电路结构上的薄膜电容器及薄膜电阻器的集成的组件集成。先前，已在集成电路中形成晶体管及多晶硅结构。尽管所谓的“前端”工艺通常包含在600°C到700°C的范围中的工艺温度下执行的工艺步骤，但“后端”工艺通常包含在大约为450°C的较低温度下执行的工艺步骤。
[0008]此外，根据本发明的方面的电子装置包括电容器的底板及薄膜电阻器主体。特定来说，电容器的底板及薄膜电阻器主体布置于半导体结构中的相同高度处的相同层中。第二电介质层安置于电容器的底板的顶部上及薄膜电阻器主体的顶部上。所述电容器的顶板可安置于第二电介质层的顶部上在所述第二电介质层的由所述电容器的底板的横向尺寸界定的区域中。
[0009]另一结构的区域中(在此情况中，在由电容器的底板的横向尺寸界定的区域中)的沉积意味着所沉积结构的横向尺寸等于或小于下方的结构的横向尺寸。换句话说，在俯视图中，电容器的顶板的面积等于或小于电容器的底板的面积。此外，在第二层的顶部上沉积第一层可理解为直接在相应层的顶部上进行沉积。
[0010]所述底板及电阻器主体为横向间隔开的层。其形成于半导体结构的相同层中且两者均安置于第一电介质层上。电容器的底板及薄膜电阻器的电阻器主体由相同薄膜材料组成。
[0011]可根据标准半导体工艺步骤(包含光致抗蚀剂沉积、蚀刻、清洁等的典型工艺步骤)来执行底板及电阻器主体的图案化、第二电介质层的图案化及顶板的图案化。有利地，不存在对在两个后续金属化或布线层的沉积之间执行的标准半导体工艺的改变。此外，以中性掩模计数，金属化布线层中的面积消耗显著减少。仅在后端工艺(BEOL)处存在两个掩模(此意味着一个用于电容器且一个用于薄膜电阻器)的集成。电容器及电阻器上面及下面的互连件层级可用于布线，因为所述电容器及电阻器不消耗金属化布线层中的额外底面空间。
[0012]根据本发明的有利实施例，底板及电阻器主体的薄膜材料以及电容器的顶板的材料为金属材料。换句话说，所述材料关于其电性质且特定来说关于其导电性来说为金属的。此外，应用于制造电容器的底板及薄膜电阻器主体的薄膜材料可为SiCr。根据本发明的另一有利实施例，第二电介质层为氮化娃(Si3N4) ο根据本发明的另一有利方面，使用金属材料(关于其导电性)(举例来说使用氮化钛(TiN))来制造电容器的顶板。
[0013]根据本发明的又一有利实施例，所述电子装置的半导体结构进一步包括安置于电容器的顶板上的第三电介质层。此外，所述第三电介质层安置于第二电介质层上在除由电容器的底板的横向尺寸界定的区域之外的区域中。可根据标准半导体工艺步骤来对第三电介质层执行平面化步骤。
[0014]有利地，所述电子装置的半导体结构可包括延伸穿过第一垂直通孔的第一垂直互连件。所述第一垂直互连件可延伸穿过所述第三电介质层且可进一步耦合到所述电容器的顶板。所述第一垂直互连件用于提供到所述电容器的顶板的电触点。
[0015]根据本发明的另一有利实施例，存在延伸穿过第二垂直通孔的第二垂直互连件，其中所述第二垂直互连件延伸穿过所述第三电介质层。优选地，所述第二垂直互连件及所述第二垂直通孔分别完全延伸穿过所述第三电介质层且仅在第三电介质层中延伸。此外，所述第二垂直互连件耦合到所述电容器的底板。此第二垂直互连件用于提供到电容器的底板的电触点。有利地，安置于电容器的底板与顶板之间的第二电介质层在第二垂直通孔的制造期间用作蚀刻停止件。
[0016]根据本发明的另一实施例，所述电子装置的半导体结构包括延伸穿过第三垂直通孔的第三垂直互连件。所述第三垂直互连件延伸穿过第三电介质层且耦合到薄膜电阻器主体。此第三垂直互连件提供到薄膜电阻器主体的电触点。有利地，可在单一且共同工艺步骤期间制造所述第二垂直互连件(其接触电容器的底板)及第三垂直互连件(其接触薄膜电阻器主体)。安置于电阻器主体的顶部上及电容器的底板的顶部上的第二电介质分别在第二及第三垂直通孔的制造期间用作蚀刻停止件。
[0017]有利地，根据本发明的方面，在所述半导体结构中存在第二金属化层。此第二金属化层安置于所述第三电介质层上。优选地，所述第一垂直互连件使电容器的顶板与第二金属化层电接触。此外，所述第二垂直互连件可将电容器的底板电接触或连接到第二金属化层。第三垂直互连件可将薄膜电阻器主体电连接到第二金属化层。
[0018]根据本发明的另一方面，提供一种用于制造包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置的方法。沉积第一电介质层。此外，沉积所述电容器的底板及薄膜电阻器主体层，其中所述底板及所述电阻器主体两者沉积于所述第一电介质层上。有利地，所述底板及所述电阻器主体是在共同且单一工艺步骤中沉积的。此夕卜，所述底板及所述电阻器主体可由相同薄膜材料组成，所述薄膜材料可为金属材料，举例来说，可应用SiCr。
[0019]根据本发明的方面的方法进一步包括在所述电容器的所述底板的顶部上及所述薄膜电阻器主体的顶部上沉积第二电介质层的步骤。所述底板及所述电阻器主体为两者均安置于所述第一电介质层上的横向间隔开的层。此外，在所述第二电介质层的顶部上于所述第二电介质层的由所述电容器的底板的横向尺寸界定的区域中沉积所述电容器的顶板。可使用具有类似于金属的导电性的金属材料来制造电容器的顶板，举例来说，可应用TiN。
[0020]可根据半导体处理中的标准工艺步骤来执行(举例来说)用于制造横向间隔开的底板及电阻器主体的必要图案化步骤且所述步骤可包含光致抗蚀剂沉积、蚀刻、清洁等的典型步骤。
[0021]根据本发明的有利实施例，首先沉积半导体结构的第一金属化层。可在电容器的顶板的顶部上及第二电介质层的顶部上沉积第三电介质层。可在所述第二电介质层的顶部上在由薄膜电阻器的横向尺寸界定的区域中沉积所述第三电介质层。此外，可沉积所述半导体结构的第二金属化层。在沉积第一电介质层、沉积电容器的底板及薄膜电阻器主体、沉积第二电介质层及沉积电容器的顶板之前执行沉积半导体结构的第一金属化层。在沉积这些层之后执行沉积第二金属化层。
[0022]已关于根据本发明的方面的电子装置提及的相同或类似优点以相同或类似方式适用于制造所述电子装置的方法且因此不再重复。
【专利附图】
【附图说明】
[0023]参考附图根据以下对本发明的优选实施例的描述将得知本发明的其它方面及特性，附图中
[0024]图1到6示意性地图解说明根据本发明的实施例在制造电子装置中的薄膜后端电容器及薄膜后端电阻器中所涉及的连续工艺步骤。
【具体实施方式】
[0025]图1到6图解说明根据本发明的实施例可用于将各种后端薄膜电容器及/或各种后端薄膜电阻器集成到电子装置的半导体结构中的基本处理操作序列。所述后端薄膜电容器与所述后端薄膜电阻器可由单一互连件金属化层级互连。[0026]参考图1，开始硅衬底2可包括已形成于硅衬底2的各种区中的各种有源层及无源装置(未展示)，例如双极晶体管及/或MOS晶体管。在硅衬底2上提供标准金属化与布线层MET_N，其中布线迹线由第一金属间电介质层MDl覆盖。在沉积之后，可根据半导体制作中的标准工艺步骤来平面化第一金属间电介质层IMDl。
[0027]在图2中，随后在第一金属间电介质层MDl的顶部上沉积薄膜层4 (例如硅铬合金(SiCr))、第二电介质层6(举例来说，氮化硅层(Si3N4))及金属层8(例如氮化钛(TiN))。特定来说，这些层可彼此直接邻近。硅铬合金层4可具有介于从30 Ω /平方到2000 Ω /平方的范围内的典型薄片电阻。在第一金属间电介质层IMDl的上表面上沉积娃铬合金层4。在娃铬合金层4的顶部上沉积第二电介质层6 (Si3N4)。此外,直接在第二电介质层6的顶部上沉积氮化钛层8。有利地，根据半导体制作中的通常在后续金属或布线层的沉积之间执行的标准工艺步骤来执行三个层4、6、8的沉积。
[0028]硅铬合金层4应用于制造薄膜电容器的底板及薄膜电阻器的主体。为了提供薄膜电容器的底板(其通常与薄膜电阻器的主体分离或横向间隔开)，对硅铬合金层4进行图案化。可根据半导体制作中的标准工艺步骤来执行此图案化。
[0029]在图3中，已执行第一图案化及回蚀步骤以便在氮化钛层8中提供薄膜电容器15的顶板14。有利地，根据常规半导体技术，第二电介质层6在可使用常规光致抗蚀剂沉积、蚀刻及清洁步骤等执行的标准图案化及回蚀步骤期间提供蚀刻停止件。
[0030]在图4中，已执行硅铬合金层4的图案化以便提供薄膜电阻器主体10及薄膜后端电容器15的底板12。可根据包括光致抗蚀剂的沉积、回蚀及清洁的标准半导体工艺步骤来执行硅铬合金层4的图案化。布置于电阻器主体10的顶部上的第二电介质层6对于后续层用作电阻器主体10的绝缘物。驻存于电容器15的底板12上的第二电介质层6充当薄膜电容器15的电介质层。覆盖第二电介质层6的至少一部分且布置于电容器15的底板12的顶部上的氮化钛层8提供薄膜电容器15的顶板14。
[0031]在图5中，在从图4已知的结构的顶部上沉积第二金属间电介质层MD2，其为第三电介质层。此第二金属间电介质层MD2可经历其它工艺步骤，例如平面化。第二金属间电介质层MD2提供可用于在半导体结构中布线迹线的其它金属化层的基础。
[0032]在图6中，存在沉积于第二金属间电介质层MD2的顶部上的另一金属化层MET_N+1。此外，存在用于将薄膜电阻器主体10、电容器15的底板12及顶板14电耦合到此第二金属化层MET_N+1的数个垂直通孔。存在延伸穿过第一垂直通孔的第一垂直互连件22，其用于将电容器15的顶板14连接到第二金属化层MET_N+1。第二垂直互连件24使电容器15的底板12与第二金属化层MET_N+1电接触。第三垂直互连件26提供到薄膜电阻器主体10的头部及到另一金属化层MET_N+1的电触点。未完全展示所述薄膜电阻器，即，薄膜电阻器主体10。然而，薄膜电阻器的未展示的部分(举例来说，相对端)可类似于图6中所描绘的电阻器部分而配置。所属领域的技术人员将认识到，薄膜电阻器主体10的横向大小可变化以便调整薄膜电阻器的电阻。金属化层MET_N+1可应用于电接触薄膜电阻器及薄膜电容器15。垂直互连件22、24及26完全伸出穿过半导体结构的第二金属间电介质层MD2。仅举例来说，存在另一垂直通孔28，其用于将第一金属化层MET_N中的布线迹线与第二金属化层MET_N+1中的迹线连接。
[0033]此外，在图6中，存在根据本发明的实施例的电子装置30。电子装置30包括根据已在图1到6中图解说明且可根据本发明的方面执行的工艺步骤制造的半导体结构。电子装置30可包括仅由于简化图式而未展示的其它有源及无源组件。
[0034]虽然上文已参考特定实施例描述了本发明，但其并不限于这些实施例且毫无疑问，所属领域的技术人员将联想到处于所主张的本发明范围内的其它替代方案。
【权利要求】
1.一种包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置，所述半导体结构包括: 第一电介质层； 所述电容器的底板及薄膜电阻器主体； 第二电介质层，其安置于所述电容器的所述底板上及所述薄膜电阻器主体上，及 所述电容器的顶板，其安置于所述第二电介质层上在所述第二电介质层的由所述电容器的所述底板的横向尺寸界定的区域中， 其中所述底板及所述电阻器主体为两者均安置于所述第一电介质层上且由相同薄膜材料组成的横向间隔开的层。
2.根据权利要求1所述的电子装置，其中所述底板及所述电阻器主体的所述薄膜材料以及所述电容器的所述顶板的材料为金属材料。
3.根据权利要求1所述的电子装置，其中所述第一电介质层沉积于所述半导体结构的第一金属化层上。
4.根据权利要求1所述的电子装置，其进一步包括第三电介质层，所述第三电介质层安置于所述电容器的所述顶板上且安置于所述第二电介质层上在由所述薄膜电阻器主体的横向尺寸界定的区域中。
5.根据权利要求4所述的电子装置，其进一步包括延伸穿过第一垂直通孔的第一垂直互连件，其中所述第一垂直互连件延伸穿过所述第三电介质层且所述第一垂直互连件耦合到所述电容器的所述顶板。
6.根据权利要求5所述的电子装置，其进一步包括延伸穿过第二垂直通孔的第二垂直互连件，其中所述第二垂直互连件延伸穿过所述第三电介质层，且其中所述第二垂直互连件耦合到所述电容器的所述底板。
7.根据权利要求6中任一权利要求所述的电子装置，其进一步包括延伸穿过第三垂直通孔的第三垂直互连件，其中所述第三垂直互连件延伸穿过所述第三电介质层，且其中所述第三垂直互连件耦合到所述薄膜电阻器主体。
8.根据权利要求4中任一权利要求所述的电子装置，其中所述半导体结构的第二金属化层安置于所述第三电介质层上。
9.根据权利要求8所述的电子装置，其中所述第一垂直互连件用于将所述电容器的所述顶板电连接到所述第二金属化层，所述第二垂直互连件用于将所述电容器的所述底板电连接到所述第二金属化层，且所述第三垂直互连件用于将所述薄膜电阻器层电连接到所述第二金属化层。
10.根据权利要求7所述的电子装置，其中安置于所述电容器的所述底板上及所述薄膜电阻器主体层上的所述第二电介质层为优选地用于所述第一到第三垂直通孔的蚀刻停止层。
11.根据权利要求1所述的电子装置，其中用于所述电容器的所述底板及用于所述薄膜电阻器主体的所述薄膜材料由SiCr组成，所述第二电介质层由氮化硅组成，且所述电容器的所述顶板由氮化钛组成。
12.一种制造包括具有集成电路后端电容器及集成电路后端薄膜电阻器的半导体结构的电子装置的方法，所述方法包括以下步骤:a)沉积第一电介质层； b)沉积所述电容器的底板及薄膜电阻器主体层； c)在所述电容器的所述底板上及所述薄膜电阻器主体上沉积第二电介质层，及 d)在所述第二电介质层上于所述第二电介质层的由所述电容器的所述底板的横向尺寸界定的区域中沉积所述电容器的顶板 其中所述底板及所述电阻器主体层两者是在共同且单一工艺步骤中沉积于所述第一电介质层上且由相同薄膜电阻材料组成，且其中所述底板及所述电阻器主体为横向间隔开的层。
13.根据权利要求12所述的制造电子装置的方法，其中所述方法进一步包括以下步骤: e)沉积所述半导体结构的第一金属化层， f)在所述电容器的所述顶板上及所述第二电介质层上沉积第三电介质层，其中所述第三电介质层沉积于所述第二电介质层上在除由所述电容器的所述底板的所述横向尺寸界定的区域之外的区域中， g)沉积所述半导体结构的第二金属化层， 且其中在沉积所述第一金 属化层(步骤e))之后且在沉积所述第二金属化层(步骤g))之前执行步骤a)到d)。
14.根据权利要求13所述的制造电子装置的方法，其中在沉积所述第三电介质层(步骤f))之前执行步骤a)到d)。
【文档编号】H01L21/768GK103811460SQ201310488725
【公开日】2014年5月21日 申请日期:2013年10月17日 优先权日:2012年10月17日
【发明者】克里斯托夫·迪尔内科, 贝特霍尔德·斯陶费尔 申请人:德州仪器德国股份有限公司