用于n衬底高侧开关的反向极性保护的制作方法
【专利摘要】本发明涉及用于n衬底高侧开关的反向极性保护。公开一种半导体器件。根据本发明的第一方面，该器件包括：具有衬底的半导体芯片，电耦合到衬底以向衬底提供第一电源电位(VS)和负载电流的第一电源端，和可操作地被提供第二电源电位的第二电源端。第一垂直晶体管集成在半导体芯片中且电耦合在电源端和输出端之间。第一垂直晶体管被配置为根据提供给第一垂直晶体管的栅电极的控制信号向输出端提供负载电流的电流路径。
【专利说明】用于η衬底高侧开关的反向极性保护
【技术领域】
[0001]本说明书涉及提供用于半导体开关的特别是用于包括集成在η掺杂衬底中的多个DMOS高侧开关的半导体器件的反向极性保护的电路。
【背景技术】
[0002]目前智能功率半导体开关被用于广阔的各种应用中。不仅在汽车应用中越来越多地使用智能半导体开关来代替电动机械式继电器。特别是在电池供电系统(例如，汽车的电子设备)中足够的反向极性保护是必要条件。在通常的汽车应用中，额定电源电压为+12V。可靠的电子器件通常需要承受多达-16V(反向电压)的电源电压达至少两分钟。
[0003]多通道开关器件通常包括每个输出通道的一个功率半导体开关(通常是M0SFET)，其中电负载连接到每个输出通道。因此，每个电负载可使用相应的半导体开关接通和关断。假定ΙΟΟπιΩ的导通电阻和IA的额定负载电流导致每个活动输出通道的IOOmW的功率损耗。每个功率半导体开关通常具有与半导体开关的负载电流路径(例如，MOSFET情况下的漏极-源极路径)并联耦合的反向二极管。在正常操作期间，这个反向二极管反向偏置并且处于阻断状态。然而，当施加负电源电压时，该反向二极管变为正向偏置并且负载电流可被从接地通过负载和反向二极管引导到负电源电位。假定二极管的正向电压至少为
0.7V，在反向二极管中(并且因此在开关器件中)产生的功率损耗是每个输出通道700mW，是在正常操作期间的至少7倍。不用说，这样的情况对开关器件可能是危险的并且需要适当的反向极性保护电路。
[0004]给智能半导体开关提供反向极性保护的已知电路相对比较复杂，并且需要相当大的芯片空间。因此存在对包括高效的(就电路复杂度和芯片空间要求而言)反向极性保护的智能半导体开关的需要。
【发明内容】
[0005]公开了一种半导体器件。根据本发明的第一方面，器件包括:具有衬底的半导体芯片，电耦合到衬底以向衬底提供第一电源电位(Vs)和负载电流的第一电源端，和被可操作地提供第二电源电位的第二电源端。第一垂直晶体管集成在半导体芯片中并且电耦合在电源端和输出端之间。第一垂直晶体管被配置为根据控制信号向输出端提供负载电流的电流路径，该控制信号被提供到所述第一垂直晶体管的栅电极。
[0006]此外，控制电路被集成在半导体芯片中，并耦合到第一垂直晶体管。控制电路被配置为生成控制信号来接通和关断所述第一垂直晶体管。控制电路包括反向极性保护电路。
[0007]反向极性保护电路包括与第一二极管串联耦合的第一 MOS晶体管，其中所述MOS晶体管和二极管耦合在第一和第二电源端之间。反向极性保护电路还包括:第一开关电路，耦合到所述第一 MOS晶体管，电连接在第一和第二电源端之间，并且配置为当所述第二电源电位超过第一电源电位达大于给定的阈值时激活所述MOS晶体管。【专利附图】
【附图说明】
[0008]参照以下附图和描述可以更好地理解本发明。图中的部件不一定是按比例的，而是重点放在图示本发明的原理。此外，在图中，相同的参考数字指定对应的部分。在附图中:
[0009]图1图示了具有多个输出通道的示例性开关器件，每个通道包括一个高侧η沟道MOS晶体管(指明用于正常操作的示例性电压电平)；
[0010]图2图示了与图1相同的电路(指明用于反向极性操作的示例性电压电平);
[0011]图3图示了根据本发明的一个示例的包括一个示例性高侧η沟道MOS晶体管和反向极性保护电路的开关器件(指明用于在有源箝位期间正常操作的示例性电压电平)；
[0012]图4图示了与图3相同的电路(指明用于反向极性操作的示例性电压电平)；图5是通过半导体主体的剖视图，在该半导体主体中集成了 DMOS功率晶体管和CMOS门；
[0013]图6图示了包括P沟道MOS晶体管的图3的电路的一个细节(指明用于正常操作的示例性电压电平)；
[0014]图7图示了与图5相同的细节(指明用于反向极性操作的示例性电压电平)；
[0015]图8借助于半导体主体的剖视图图示了用于图5的示例中的P沟道MOS晶体管的实施方式，通过P掺杂隔离区将晶体管的η掺杂体区与η掺杂衬底隔离；和
[0016]图9a和％，统称为图9·，包括配置为向图8的晶体管的p掺杂隔离区施加特定电位的电路。
【具体实施方式】
[0017]图1图示了示例性多通道开关器件，其包括多个输出通道。每个通道包括一个高侧半导体开关。这里所呈现的示例与被用作高侧功率半导体开关的η沟道MOS晶体管有关。具体地说，考虑了垂直功率MOS晶体管(例如，具有或不具有槽栅极的DMOS晶体管)。在图1中包括指示在正常操作的情况中(正电源电压Vs = 12V，接地电位Vem=OV)不同电路节点的电压电平的标记。图2图示了相同的电路。然而，包括在图2标记中的标记指示在反向极性操作的情况中(电源电SVs=OV，接地电位VfflD = 12V)不同电路节点的电压电平。
[0018]图1和图2的示例性电路包括开关器件I，开关器件I在电源端被供应电源电压Vs，且在接地端被供应对应的参考电位(还称为接地GND)。该电源电压可以例如由汽车电池提供。开关器件包括:多个η沟道高侧DMOS晶体管I\，T2，...，Tn，其中，所述晶体管的每一个与相应的输出通道相关联。每个晶体管T1, T2, , Tn具有负载电流路径(例如，MOS晶体管情况中的漏极-源极电流路径)，该负载电流路径(内部地)将相应的输出端OUT1,OUT2, , OUTn耦合到电源端(电位Vs)。也就是说，依赖于晶体管T1, T2,…，Tn的开关状态(导通或断开)，提供(经由晶体管的负载路径)从电源端到与输出通道相关联的输出端OUT1, OUT2,, OUTn的低电阻电流路径。电负载可以被连接在输出端OUT1, OUT2, , OUTn和接地之间。晶体管TpT2,...,Tn的开关状态根据例如使用栅极驱动器电路(未示出)提供的相应的控制信号(例如MOSFET的情况中的栅极电流或栅极电压)进行设置，其中栅极驱动器电路根据供应给相应的输入引脚IN1, IN2,...1Nn的输入信号生成控制信号。一个输入信号可以提供给每个输出通道。可以采用逻辑电路18用于预处理供应给输入引脚IN1,IN2,...1Nn的信号。通常逻辑电路依赖于供应给输入引脚IN1, IN2,...1Nn的信号生成供应给栅极驱动器的控制信号。
[0019]每个晶体管T1, T2, , Tn具有与晶体管的负载电流路径并联连接的反向二极管。通常的MOS晶体管具有固有的反向二极管，归因于晶体管的内部设置固有的反向二极管总是存在。不具有固有的反向二极管的其它晶体管可以具有外部反向二极管以在开关感性负载时允许续流(free-wheeling)。
[0020]为了提供开关器件I的内部电路的反向极性保护，已知的是将二极管(例如肖特基二极管)连接在开关器件的接地端和由供电电源(例如，汽车电池)提供的实际接地电位之间。然而，这个二极管可以被如将在后面描述(也参见图9)的更复杂的电路代替。
[0021]指示在各个电路节点处存在的电压电平的标记指的是图1中正常操作期间的电压电平和图2中反向极性操作期间的电压电平。在正常操作期间接地端具有OV的电压电平，而电源端具有例如在汽车电池的情况中VS=12V的正电压电平。当输出晶体管T1,T2，...，Tn是活动的时，导通电阻低并且晶体管的负载路径两端的电压降相对比较低(与电源电压相比)。在本示例中假定输出晶体管T1, T2,...，1；两端的电压降为IOOmV,使得输出端 OUT1, OUT2,...，OUTn 处的电压是 11.9V。[0022]在反向极性操作期间(参见图2)，12V的电源电压反向施加到开关器件I。也就是说，接地端处于12V而电源端处于OV电压电平。因此反向二极管DK1，DK2，...，Dsn变成正向偏置并且因此是导电的。每个二极管两端的电压降通常至少是0.7V(与在之前的正常操作情况中的0.1V相比)并且因此功率损耗至少是正常操作情况中的7倍。不用说，这些高功率损耗可导致开关器件I的热损坏。因此，需要反向极性保护电路，下面参照图3和4描述其中的一个示例。图3图示了包括在图1中示出的开关器件I中的一个功率半导体开关。在本示例中，功率半导体开关被实施为高侧η沟道DMOS晶体管T1，它具有与晶体管T1的漏极-源极电流路径并联耦合的固有反向二极管DK1。当功率晶体管T1为高侧开关时，接收电源电压\的电源端被连接到晶体管T1的漏电极。晶体管T1的源电极被连接到相应输出通道的输出端OUT1。
[0023]当功率晶体管是垂直η沟道MOS晶体管时，电源端(并且因此功率晶体管的漏电极也)电连接到其中集成了该功率晶体管的半导体衬底。因此，衬底具有与供应给相应的电源端的电位相等的电位Vs(例如，在正常操作期间12V，在反向极性操作期间OV)。
[0024]晶体管Mpi和Mni形成了 CMOS半桥(例如，CMOS反相器)，并且可以被视为栅极驱动器电路GD的部分(即，视为栅极驱动器输出级)。P沟道MOS晶体管Mpi连接在一个悬浮电源电压端CP和功率晶体管T1的栅极之间，在悬浮电源电压端CP处相对于功率晶体管的T1的源电极施加一个悬浮电源电压。η沟道MOS晶体管Mni连接在功率晶体管T1的栅电极和(例如，经由电阻器R)源电极之间。悬浮电源电压可以由自举电源电路或任何其它类型的电荷泵提供。照此，用于栅极驱动器电路的悬浮供电电源是已知的，并且因比这里不进一步讨论。换言之，由晶体管Mpi和Mni形成的CMOS半桥连接在悬浮电源电压端CP和电路节点C之间，电路节点C(经由电阻器R)电连接到功率晶体管T1的源电极。功率晶体管!\的源极电位为悬浮电源电压提供了悬浮参考电位。该反相器输出连接到功率晶体管T1的栅极。电阻器R被实施为提供ESD保护以保护器件免于静电放电(简称:ESD)。此外，电阻器R将功率晶体管T1的源电极与其中集成了栅极驱动器电路⑶的悬浮P掺杂阱去耦合。这个去耦合可有利地在反向极性期间(参见下文)使用。[0025]在正常操作期间(即，当电池或任何其它供电电源正确地连接到电源端并提供例如12V的正电源电压Vs时)，分别地通过向功率晶体管T1的栅电极供应正栅极电流ie =i0N(因此对栅极充电)或通过从栅电极排放负栅极电流因此对栅极放电)，功率晶体管T1可以被激活(接通)和去激活(关断)。为了对栅极充电，P沟道MOS晶体管Mpi被激活(例如，借助于图1中示出的逻辑电路18)，同时η沟道MOS晶体管Mni是非活动的(关断)。相反，为了对栅极放电，η沟道MOS晶体管Mni被激活(例如，借助于图1中示出的逻辑电路18)，同时P沟道MOS晶体管Mpi是非活动的(关断)。应当注意，更复杂的栅极驱动器电路可以例如实施为提供栅极电流分布来完成功率晶体管T1的特定的开关特性。照常，CMOS反相器的MOS晶体管Mni具有并联耦合的寄生npn型双极结型晶体管(BJT) Q1，其中BJT Q1的η掺杂集电极由MOS晶体管Mni的漏极形成，BJT Q1的基极由MOS晶体管Mni的P掺杂主体(块)形成，并且BJT Q1的η掺杂发射极由η掺杂衬底形成，该η掺杂衬底连接到电源电压Vs，如上面所讨论的。图5是通过开关器件I集成于其中的半导体主体的(部分的)剖视图，在图5中描绘了集成功率晶体管T1和由晶体管MN1，Mpi形成的CMOS门的实施方式。
[0026]图3和4还图示了电路部件，这些电路部件形成反向极性保护电路用于保护功率晶体管T1免于如上面所讨论的反向极性的负面影响。电子开关SWa和二极管Da的串联电路可连接在接地端GND (接地电位VraJ和电路节点A之间，电路节点A还被连接到功率晶体管T1的栅电极和MOS晶体管Mni的漏电极。电子开关SWa在正常操作期间是开路的并且在反向极性操作期间是闭合的。当闭合时电子开关SWa提供所定义电阻^的电流路径。后面关于图6讨论开关SWa的一个例性实施方式。
[0027]二极管Da的阴极与电路节点A耦合，而二极管的阳极耦合到接地电位(经由电子开关SWa)。因此，在反向极性操作期间，正向偏置二极管Da，因为在这种情况中，接地端被供应高的正电源电压(例如 ，16V)，而电源端具有Vs=OV的电位，并且归因于功率晶体管T1的正向偏置的反向二极管Dki，功率晶体管T1的源极电位因此被限制到0.7V。
[0028]对于反向电源极性的情况，开关SWa和二极管Da的串联电路可以将功率晶体管T1的栅极拉至足够高以激活功率晶体管T1的电压电平。在这种情况中，功率晶体管T1提供了低电阻电流路径(漏极-源极电流路径)，该电流路径将反向二极管Dki旁路。因此功率晶体管T1两端的电压降是约-1OOmV (或甚至更低)，而如果功率晶体管T1未被激活，则电压降(漏极-源极电压)将至少是_700mV。然而，在反向电源极性的情况中，上面提到的寄生BJT Q1可以抑制功率晶体管T1的激活。在反向极性操作期间，可能发生BJT的激活(即，基极-发射极二极管的正向偏置)，结果，BJT Q1将变成导电的并且因此把电路节点A处的电位(该电位被供应给功率晶体管T1的栅极)箝位为约0V(即，在反向极性期间的衬底电位Vs)。栅极电位至大约OV的这一箝位将抑制功率晶体管T1的激活，并且使上面描述的二极管Da和开关SWa的串联电路无效。因此，除了用于在反向极性操作期间激活功率晶体管T1的开关SWa和二极管Da的这个串联电路，进一步需要能够防止寄生BJT Q1激活的电路元件。为了这个目的，使用另一个电子开关SW。，其被配置为短路寄生BJT Q1的基极-发射极二极管并且因此抑制BJT的激活。然而，电子开关SW。应当不在正常操作期间而是仅在反向极性操作期间是活动的。除了开关SW。之外的其它电路也可能适于抑制BJT 激活。照此，图示的电路必须被视为一个示例。[0029]在图3和4中呈现的示例中，电子开关SWc由一个或多个DMOS晶体管单元(形成DMOS晶体管T。)形成。晶体管T。和功率晶体管T1的漏电极两者都连接到电源端。当两个晶体管TpT1以相同的方式集成在相同衬底上时自然如此。为了激活(接通)晶体管T。(并且因此开关SW。)，采用开关SWb和二极管Db的另一个串联电路。串联电路SWb、Db连接在电路节点B和接地端GND之间。电路节点B连接到晶体管Tc的栅电极。在正常操作期间开关SWb是开路的，而在反向极性操作期间开关SWb是闭合的。当闭合时，电子开关SWb提供所定义电阻Rb的电流路径。后面关于图6讨论开关SWb的一个示例性实施方式。当开关SWb开路时(即，在正常操作期间)，例如使用电流源Xs关断晶体管T。。电流源Xs耦合在晶体管Tc的栅极和源电极之间，使得在正常操作期间，晶体管TC的栅极-源极电容被放电并且晶体管TJ并且因此开关SW。)是非活动的(关断)。 [0030]下面概述图3和4的电路的功能并分别参照图3和4中给出的用于正常操作和用于反向电源极性的示例性电压电平。包括在图3的标记中的电压电平表示状态，在该状态中感性负载两端的电压被箝位到例如-30V的最小值。当感性负载(由电感器L1和串联电阻1^表示)被关断时，在输出端OUT1处可以观察到负电压。为了限制负输出电压的量值，功率晶体管T1的栅极(电路节点A)经由几个二极管DA1、DA2、…DiJ然而，例如背靠背耦合的两个齐纳二极管可能是足够的)的串联电路被耦合到电源端，该串联电路将漏极-栅极电压限制到最大值，其在本示例中是39V(12V的漏极电压，-27V的最小栅极电压)。如果输出端处(因此在功率晶体管T1的源电极处)的输出电压下降到30V，栅极电压被箝位到所提到的27V，并且因此，漏极-源极电压足够高以保持晶体管是导电的，因此允许存储在电感器L1中的能量消散在功率开关T1中。在电感器L1的这个“放电”期间，输出电压也被箝位到例如-30V的最小值。然而，应当强调的是，图3中指示的电压电平仅仅是说明性的示例。实际的电压电平依赖于电路的实际实施方式，特别是依赖于二极管“链”DA1、DA2、…、Dto两端的最大电压。
[0031]如上面所提到的，开关SWA、SWB、和SWc在正常操作期间(即，当电源极性未反向时)
是非活动的。另一个二极管链DB1、DB2.....DBm可以耦合在电路节点B和电源端(电源电压
Vs)之间以向形成开关SW。的晶体管T。提供箝位机构。二极管链DB1、DB2.....DBm的目的和
功能与二极管链DA1、DA2、…、DAn的相同。
[0032]图4图示了与图3相同的电路。然而，指示电压电平的标记指的是具有反向电源极性的情况。当电源极性反向时，电源端处于Vs=OV,并且接地端GND被供应正电源电压，其在本示例中为16V。如上面所提到的，开关SWa和SWb在反向极性操作期间接通。闭合的开关SWJf晶体管T。的栅极(即，在电路节点B)拉至足够高(例如，5V)以激活晶体管T。的电压电平。即，开关SWc被接通，并且因此防止寄生BJT Q1激活。输出端OUT1处的输出电压被箝位到作为开关SW。两端的电压降的约IOOmV,并且因此提供给BJT Q1的最大基极-发射极电压是约IOOmV,这太低而不能激活BJT。因为不可能激活BJT Q1，所以闭合开关SWa将电路节点A (功率晶体管T1的栅极)处的电压拉至足够高(例如5V)以激活功率晶体管T1的电平，因此将功率晶体管T1两端的电压降减少至约lOOmV。然而，应该强调的是，图4中指示的电压电平仅仅是说明性的示例。实际电压电平依赖于电路的实际实施方式，特别是依赖于DMOS晶体管T1和Tc的导通电阻。
[0033]图5图示了功率DMOS晶体管T1以及CMOS门TP1，TN1在η掺杂衬底中的实施方式。图5图示了通过半导体主体的剖面。剖面图示了在图示的右侧的功率DMOS晶体管T1 (至少部分地为晶体管T1由多个晶体管单元组成)和在图示的左侧的CMOS半桥(晶体管Mpi和Mni，参见图3)。所描绘的掺杂区不是真实按比例。此外，只有与本讨论相关的那些组件包括在图示中。氧化物层、一些金属化层、带状线等已被省略以允许集中于相关的部分。在本不例中，夕卜延层10’被(以外延沉积的方式)设置在娃衬底10上。娃衬底是η掺杂的,夕卜延层10’也由通常具有较低掺杂浓度(由“η_”中的上标指示)的η掺杂硅制成。包括外延层的产生的半导体主体经常被称为衬底。应当注意，依赖于所使用的制造技术，外延层是可选的。功率MOS晶体管T1被实施为垂直槽栅极晶体管。一般来说，垂直晶体管是这样的晶体管，在其中负载电流(即，MOSFET情况中的漏极-源极电流)从半导体主体的顶表面(其中设置源电极)在垂直方向上被引导通过半导体主体到半导体主体的底表面(其中设置漏电极)。晶体管单元由从半导体主体的顶表面延伸到外延层10’中的槽46形成(并且由其分离)。在两个相邻的槽46之间的半导体部分形成晶体管单元。在每个晶体管单元中体区41例如通过掺杂剂的离子注入或扩散而形成。在本示例中，体区41是P掺杂的并且平行于半导体主体的顶表面延伸。(例如，通过离子注入和/或扩散)形成高η掺杂的源极区44和高P掺杂的体接触区45。源极区44和体接触区45从半导体主体的顶表面延伸到外延层10’中，使得它们(在垂直方向上)“包围”在半导体主体的体区41和顶表面之间。在水平方向上源极区44由槽46和体接触区45限定。
[0034]栅电极42形成在邻近源极区44和体区41的槽46内。因此，可以建立从源极区55通过对应的体区41到外延层10’ (也称为漂移区)的导电η型沟道。由衬底10形成功率晶体管单元的漏极。源电极S(通常由金属制成)形成为接触源极区44和体接触区45。源电极S电连接到输出电路节点OUT1 (也参见图3)。栅电极42电连接到电路节点A (也参见图3)。
[0035]在图5图示的左侧，可以看到CMOS半桥(晶体管Mpi和Mni，也参见图3)的实施方式。NMOS晶体管Mni集成在P掺杂阱31 (简称:P阱)中，而PMOS晶体管Mpi集成在η掺杂阱21 (简称:η阱)中。η阱21和P阱31两者都以掺杂剂的离子注入和/或扩散的方式形成在外延层中，并且两者彼此邻近且通过P掺杂隔离区20(简称:P隔离区)与(其余的)外延层分离，P隔离区是所谓的结隔离区，其中通过P隔离区20和η掺杂衬底10之间的反向偏置的ρη结提供隔离。即，η阱21和P阱31被P隔离区20和半导体主体的顶表面所包围。在每个阱21和31内，例如通过掺杂剂的离子注入和/或扩散方式形成源极区24，34、对应的漏极区23，33、和对应的体接触区25，35。
[0036]由源极区34 (η掺杂)、漏极区33 (η掺杂)和在源极区34和漏极区33之间的平行于半导体主体表面布置的栅电极32在P阱31 (还形成晶体管的体区)内形成NMOS晶体管ΤΝ1。由源极区24(ρ掺杂)、漏极区23(ρ掺杂)和在源极区24和漏极区23之间的平行于半导体主体表面布置的栅电极22在η阱21 (还形成了晶体管的体区)内形成了 PMOS晶体管ΤΡ1。体接触区25和35分别与相应的阱21和31是相同的导电类型(ρ或η)。漏极区23和33电连接到电路节点A并且因此电连接到功率MOSFET T1的栅电极42 (也参见图3)。源极区34和体接触区35是短路的，并且两者都经由电阻器R(也参见图3)电连接到功率MOSFEtti的源电极S。如已经参照图3和4描述的，源极区24和体接触区25是短路的并且两者都电连接到悬浮电源端CP(例如，耦合到电荷泵)。[0037]在图5中也描绘了上面参照图3和4所讨论的寄生双极结型晶体管(BJT)Q115在图5中可以看到，BJT Q1的发射极由η掺杂的外延层10’形成，它的集电极由(NM0S晶体管Mni的)η掺杂的漏极区33形成，并且它的基极由ρ掺杂阱31和隔离区20形成。如参照图3已经解释的，当活动时BJT Q1能够将槽栅极42 (即电路节点Α)与衬底10电连接，并且因此与衬底10的电位电连接。
[0038]图6和7图不了用于图3的电路中的开关SWa的一个不例性实施方式。开关SWb可以以相同的方式实施。根据本示例，开关SWa被实施为ρ沟道MOS晶体管Mpa。晶体管Mpa的源极被耦合到接地端GND，而晶体管Mpa的漏极端被耦合到电路节点A(经由二极管Da)。当晶体管^在正常操作期间阻断时，二极管DA阻断流过晶体管Mpa的固有反向二极管的任何电流。P沟道MOS晶体管Mpa的栅极经由电阻器R1耦合到接地端GND并且还经由另外的二极管D3和电阻器R2的串联电路耦合到电源端(电位Vs)。二极管D3的阴极被耦合到电源端。因此，电阻器R1和R2形成具有连接到晶体管Mpa的栅极的中间抽头的分压器。
[0039]因为在正常操作期间(参见图6)接地端处于OV并且电源端处于正电源电压(例如，在本示例中为16V)，所以二极管D3反向偏置。因此，电源电压降在二极管D3两端，而分压器的中间抽头处的电压处于0V。因此，晶体管Mpa在正常操作期间是非活动的，因为栅极-源极电压是零。在本示例中(并且根据图3的示例)电路节点A处的电压假定为-27V并且二极管Da两端的电压降大约0.7V，并且因此二极管Da必须阻断大约-26.3V。
[0040]在反向极性操作(参见图7)期间，接地端被供应正电源电压，例如16V，而电源端处于0V。二极管D3正向偏置并且分压器RpR2的中间抽头被上拉至足够低以激活晶体管Mpa的电压(例如，14V)。在本示例中(并且根据图4的示例)电路节点A处的电压假定为5V，并且二极管Da两端的电压降为大约0.7V，并且因此开关SWa两端的电压降是大约IOV(漏极电压16V，源极电压5.7V)。
[0041]图8借助于半导体主体的剖视图示了 ρ沟道MOS晶体管Map的一个示例性实施方式。因此，MOS晶体管Map可以类似于上面关于图5提到的CMOS门的晶体管Mpi而实施。然而，PMOS晶体管Map必须被设计为承受更高阻断电压。因此，PMOS晶体管Map形成在η掺杂阱11 (简称:η阱)中，η阱通过类似于图5中图示的PMOS晶体管Mpi的ρ掺杂隔离区20’与周围的半导体主体(或外延层10，)隔离。ρ掺杂的源极区14和ρ掺杂的漏极区13以及η掺杂的体接触区15通过掺杂剂的离子注入和/或扩散的方式形成在η阱11中。栅电极12在源极和漏极区14、13之间平行于半导体主体的顶表面布置。源极区14和体接触区15被电短路。为了避免激活任何寄生双极晶体管，不管电路的操作模式(正常操作或反向极性)如何，P隔离区20’的电位应维持在OV或接近0V。这项任务可由图9中描绘的电路来完成。
[0042]除了上面描述的目的(维持晶体管Mpa和Mpb的ρ隔离区20’的电位在OV或接近0V，参见图6至8)，图9的电路也可以代替图1中描绘的肖特基二极管Ds。图9的电路连接在智能开关器件I的接地端GND和被提供电源电位Vs的电源端SUP(即衬底10)之间。两个MOS晶体管Mhvi，Mhv2串联连接在接地端GND处存在的接地电位VeND和衬底(参见图5中的衬底10)处存在的电源电位Vs之间。晶体管Mh^Mhv2两者都是具有高阻断电压的η沟道MOS晶体管。两个MOS晶体管之间的公共电路节点被表示为内部接地节点GNDint, ρ隔离区20’(参见图8)电连接到该内部接地节点GNDint。两个晶体管的源电极都被电连接到内部接地节点GNDint，而晶体管Mhvi的漏电极被电连接到衬底(并且因此电连接到电源电压Vs)，并且晶体管Mhv2的漏电极电连接到接地端GND。应该注意的是，晶体管Mhvi以及耦合在晶体管Mhvi的栅极之间的齐纳二极管Dz用来提供过电压保护并且且因此对于反向极性保护的目的来说是可选的。
[0043]图9a图示了在正常操作期间(Vs = 6V，Vgnd=OV)的示例性电压。在这种操作模式中，MOS晶体管Mhv2被激活，因为其栅极经由连接在衬底和MOS晶体管Mhv2的栅极端之间的电阻器R3充电。即，电源电位Vs经由电阻器R3被耦合到MOS晶体管Mhv2的栅极。因此，电路节点GNDint几乎经由MOS晶体管Mhv2被短路到(外部)接地端GND，并且电路节点GNDint处的电位约为0.1伏特。MOS晶体管MHV2的栅极电压被二极管Dp限制(在本示例中限制到3V)，二极管Dp耦合在电路节点GNDint和MOS晶体管Mhv2的栅电极之间。在本示例中，二极管Dp是具有约3V正向电压的MOS 二极管。然而，也可以使用几个PN 二极管的串联电路或反向偏置的齐纳二极管。包括在图9a中的标记图示了在正常操作(VS=16V，Vgnd=OV)情况中的电压标记。
[0044]图9b图示了在反向极性(Vs=0V，V_ = 16V)期间的示例性电压。在这种操作模式中，MOS晶体管Mhv2被关断，因为栅极经由电阻器R3被下拉到0V。此外，电路节点GNDint处存在的电位也被耦合在衬底(在反向极性情况中Vs=OV)和电路节点GNDint之间的电阻器R4下拉。
[0045]一般来说，图9的电路给(一个或多个)P隔离区20’提供约为OV的电位并且因此避免激活寄生双极电阻器而不管智能开关是以正常电源电压还是以反向电源电压操作。
[0046]虽然已详细描述了示例性实施例及其优点，但应当理解，在不脱离如所附的权利要求书所限定的本发明的精神和范围的情况下可以在此作出各种改变、替换和变更。考虑到上面的变型和应用范围，应该理解，本发明并不限于前面的描述，也不限于附图。相反，本发明仅由所附权利要求及其合法等同物限制。
[0047]为了方便描述，使用空间相对术语(诸如“之下”、“下面”、“下”、“之上”、“上”等)来解释一个元件相对于第二元件的定位。这些术语意在包含除了与在图中描绘的那些不同的定向外的器件的不同定向。此外，术语诸如“第一”，“第二”等也用于描述各种元件、区域、部分等，并且也不意在限制。在整个说明书中相同的术语指代相同的元件。
[0048]如本文所使用的，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，其指示所述元件或特征的存在但不排除额外的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文清楚地另有指示。
【权利要求】
1.一种半导体器件，包括: 半导体芯片，包括衬底； 第一电源端，电I禹合到衬底以向所述衬底提供第一电源电位和负载电流； 第二电源端，能操作地被提供第二电源电位； 第一垂直晶体管，集成在所述半导体芯片中并且电耦合在所述电源端和输出端之间，所述第一垂直晶体管被配置为根据提供给所述第一垂直晶体管的栅电极的控制信号向所述输出端提供负载电流的电流路径； 控制电路，集成在所述半导体芯片中并且耦合到所述第一垂直晶体管并且被配置为生成所述控制信号来接通和关断所述第一垂直晶体管，所述控制电路包括反向极性保护电路，所述反向极性保护电路包括: 第一MOS晶体管，与第一二极管串联耦合，所述MOS晶体管和所述二极管耦合在第一和第二电源端之间；和 第一开关电路，耦合到所述第一 MOS晶体管并且电连接在第一和第二电源端之间，所述第一开关电路被配置为当所述第二电源电位超过所述第一电源电位达多于给定的阈值时激活所述MOS晶体管。
2.如权利要求1所述的半导体器件，其中所述第一垂直晶体管是η沟道高侧晶体管并且衬底为η掺杂衬底。
3.如权利要求1所述的半导体器件，其中所述控制电路包括: 栅极驱动器输出级，包括η沟道MOS晶体管，所述η沟道MOS晶体管耦合在所述第一垂直晶体管的栅电极和 经由电阻器电连接到所述输出端的第一电路节点之间；以及其中，所述反向极性保护电路还包括: 第二垂直晶体管，集成在所述半导体芯片中并且电耦合在所述第一电源端和所述第一电路节点之间，所述第二垂直晶体管被配置为当被激活时在所述第一电源端和所述第一电路节点之间建立电流路径； 第二MOS晶体管，与第二二极管串联耦合，所述第二MOS晶体管和所述第二二极管耦合在第一和第二电源端之间；和 第二开关电路，耦合到所述第二 MOS晶体管，并且电连接在第一和第二电源端之间，所述第二开关电路被配置为当所述第二电源电位超过所述第一电源电位达多于所述给定的阈值时激活所述第二 MOS晶体管。
4.如权利要求3所述的半导体器件，其中所述第一二极管被耦合到所述第一垂直晶体管的栅电极，并且其中所述第二二极管被耦合到所述第二垂直晶体管的栅电极。
5.如权利要求3所述的半导体器件，其中包括在驱动器输出级中的所述η沟道MOS晶体管被集成在布置在所述衬底中的P掺杂阱中，所述衬底是η掺杂的。
6.如权利要求3所述的半导体器件， 其中所述第一垂直晶体管是η沟道高侧晶体管，且所述衬底是由多个晶体管单元组成的η掺杂衬底，以及 其中所述第二垂直晶体管是由一个或多个晶体管单元组成的η沟道晶体管，所述第二垂直晶体管具有比所述第一垂直晶体管少的晶体管单元。
7.如权利要求6所述的半导体器件，其中所述衬底是包括η掺杂阱的η掺杂硅衬底，所述η掺杂阱从所述衬底的顶表面延伸到所述衬底中并且被P掺杂隔离区包围使得所述P掺杂隔离区和所述η掺杂衬底形成将所述η掺杂阱与所述衬底隔离的结隔离；以及 其中所述第一 MOS晶体管和/或所述第二 MOS晶体管是集成在所述η掺杂阱中的P沟道MOS晶体管。
8.如权利要求6所述的半导体器件， 其中所述驱动器输出级还包括P沟道MOS晶体管，所述P沟道MOS晶体管与所述η沟道MOS晶体管串联耦合因此形成CMOS半桥； 其中所述P沟道MOS晶体管耦合在所述第一垂直晶体管的栅电极和悬浮电源端之间；其中包括在所述驱动器输出级中的所述P沟道MOS晶体管集成在布置在所述衬底中的η惨杂讲中；以及 其中所述η掺杂阱通过形成结隔离的P掺杂隔离区而与所述衬底隔离。
9.如权利要求8所述的半导体器件，还包括:电路，耦合所述第一电源端和所述第二电源端之间，并且被配置为向所述P掺杂隔离区提供电位，不管所述第一电源电位是高于所述第二电源电位还是反之，所述电位至少约等于接地电位。
10.如权利要求8所述的半导体器件，还包括:另外的晶体管，耦合在所述第二电源端和内部接地节点之间，所述内部接地节点电连接到所述P掺杂隔离区使得所述P掺杂隔离区和所述内部接地节点具有基本相同的电位；另外的开关电路，耦合到所述另外的晶体管和所述第一电源端，且被配置为当所述第二电源电位超过所述第一电源电位达多于所述给定的阈值时激活所述MOS晶体管，因此将所述内部接地节点与所述第二电源端电连接；和 另外的电路，耦合在所述第一电`源端和所述内部接地节点之间，并且被配置为当所述第二电源电位超过所述第一电源电位时将所述内部接地节点的电位拉向所述第一电源端处存在的电位。
11.如权利要求10所述的半导体器件， 其中所述另外的晶体管包括固有反向二极管，所述固有反向二极管与所述另外的晶体管的负载电流路径并联耦合，并且 其中所述另外的开关电路包括耦合在所述另外的晶体管的栅电极和所述第一电源端之间的另外的电阻器， 使得当所述第二电源电位超过所述第一电源电位时，既不通过所述另外的晶体管也不通过所述固有反向二极管，电流传导成为可能。
12.如权利要求10所述的半导体器件，其中所述另外的电路是下拉电阻器。
【文档编号】H01L27/04GK103715193SQ201310553257
【公开日】2014年4月9日 申请日期:2013年9月27日 优先权日:2012年9月29日
【发明者】B·奥尔, P·德尔克罗切, M·拉杜尔纳, L·彼得鲁齐 申请人:英飞凌科技股份有限公司