具有一致的鳍型场效晶体管栅极高度的结构及其形成方法
【专利摘要】公开了一种方法和结构。所述方法包括：提供由半导体基板蚀刻成并且由氧化物层和氮化物层覆盖的鳍，该氧化物层设置在鳍和氮化物层之间；去除鳍的一部分以形成开口；在开口的侧壁上形成电介质间隔壁；以及用填充材料填充该开口，其中填充材料的顶表面与氮化物层的顶表面实质上齐平。该方法还包括形成与鳍之一成一直线的深沟槽电容器；去除氮化物层以在鳍和填充材料之间形成间隙，其中填充材料具有在间隙之上延伸的凹形几何形状，以及去除凹形几何形状并且导致鳍和填充材料之间的间隙加宽。
【专利说明】具有一致的鳍型场效晶体管栅极高度的结构及其形成方法
【技术领域】
[0001]本发明总体上涉及集成电路，并且尤其涉及栅极高度一致的多个鳍型场效应晶体管(finFET)半导体器件。
【背景技术】
[0002]期望用半导体器件结构的尺寸一致性获得最佳功能性。尺寸的变化可能影响诸如finFET器件的半导体器件的制造并且最终影响到其可靠性。用于制造finFET器件的典型工艺流程可能在栅极高度上产生大的变化。由于在跨芯片的图案密度上的变化，栅极高度在单一芯片内变化显著。高图案密度区域可包括多个鳍，而低图案密度区域可包括一个或两个鳍。通常，低图案密度区域中测得的栅极高度可能低于高图案密度区域中测得的栅极高度。
[0003]典型地，先栅极(gate first)工艺流程可包括在基板中形成鳍，沉积包括高k电介质和一个或多个栅极金属的栅极堆叠，并且最终蚀刻成最后的栅极结构。可替代地，置换栅极(RG)工艺流程可包括利用冗余(du_y)栅极堆叠。栅极堆叠或冗余栅极堆叠的厚度可在高图案密度区域和低图案密度区域之间变化。本领域中可理解，有源区域可包括可形成一个或多个半导体器件的芯片区域，而非有源区域可包括没有半导体器件的芯片区域。此夕卜，有源区域比没有鳍的非有源区域具有更高的图案密度(例如，更多的鳍)。
【发明内容】
[0004]根据本发明的一个实施例，提供一种方法。该方法可包括:提供由半导体基板蚀刻成且由氧化物层和氮化物层覆盖的多个鳍，该氧化物层设置在多个鳍和氮化物层之间，去除多个鳍的一部分以形成开口，在该开口的侧壁上形成电介质间隔壁，用填充材料填充该开口，其中填充材料的顶表面与氮化物层的顶表面实质上齐平。该方法还可包括形成与多个鳍之一成一直线的深沟槽电容器，去除氮化物层以在多个鳍和填充材料之间形成间隙，其中填充材料具有在间隙之上延伸的凹形几何形状，以及去除该凹形几何形状并且导致多个鳍和填充材料之间的间隙加大。
[0005]根据另一个示范性实施例，提供一种结构。该结构可包括由半导体基板蚀刻成的第一多个鳍和第二多个鳍、与多个鳍之一设置成一直线且与其电连接的深沟槽电容器以及设置在半导体基板之上且在第一多个鳍和第二多个鳍之间的填充材料，其中填充材料不接触第一多个鳍或第二多个鳍。
【专利附图】
【附图说明】
[0006]以下详细描述将结合附图得到更好理解，这些描述以示例且不旨在限制本发明于此的方式给出，其中:
[0007]图1示出了根据示范性实施例的finFET器件在其制造的中间步骤中的截面图。
[0008]图1A示出了根据示范性实施例沿着图1的截面A-A剖取的截面图。[0009]图2示出了鳍的去除以形成根据示范性实施例的芯片的非有源区域。
[0010]图2A示出了根据示范性实施例沿着图2的截面A-A剖取的截面图。
[0011]图3示出了根据示范性实施例形成电介质间隔壁。
[0012]图3A示出了根据示范性实施例沿着图3的截面A-A剖取的截面图。
[0013]图4示出了根据示范性实施例沉积填充材料。
[0014]图4A示出了根据示范性实施例沿着图4的截面A-A剖取的截面图。
[0015]图5示出了根据示范性实施例形成与鳍成一直线(in line with)的深沟槽。
[0016]图5A示出了根据示范性实施例沿着图5的截面A-A剖取的截面图。
[0017]图6示出了根据示范性实施例形成深沟槽电容器。
[0018]图6A示出了根据示范性实施例沿着图6的截面A-A剖取的截面图。
[0019]图6B示出了根据示范性实施例沿着图6的截面B-B剖取的截面图。
[0020]图7示出了根据示范性实施例形成电介质盖层。
[0021]图7A示出了根据示范性实施例沿着图7的截面A-A剖取的截面图。
[0022]图7B示出了根据示范性实施例沿着图7的截面B-B剖取的截面图。
[0023]图8示出了根据示范性实施例去除氮化物层。
[0024]图8A示出了根据示范性实施例沿着图8的截面A-A剖取的截面图。
[0025]图9示出了根据示范性实施例的最先蚀刻技术，用于去除填充材料中形成的凹形特征以符合氮化物层的去除，并且去除鳍的顶部上的氧化物层。
[0026]图9A示出了根据示范性实施例沿着图9的截面A-A剖取的截面图。
[0027]图10示出了根据示范性实施例的第二蚀刻技术，用于去除任何残留氧化物层。
[0028]图1OA示出了根据示范性实施例沿着图10的截面A-A剖取的截面图。
[0029]图11示出了根据示范性实施例形成栅极。
[0030]图12示出了根据示范性实施例形成可选的氧化物层和可选的氮化物层。
[0031]图12A示出了根据示范性实施例沿着图12的截面A-A剖取的截面图。
[0032]图13示出了根据示范性实施例形成与鳍成一直线的深沟槽。
[0033]图13A示出了根据示范性实施例沿着图13的截面A-A剖取的截面图。
[0034]图14示出了根据示范性实施例形成深沟槽电容器。
[0035]图14A示出了根据示范性实施例沿着图14的截面A-A剖取的截面图。
[0036]图14B示出了根据示范性实施例沿着图14的截面B-B剖取的截面图。
[0037]图15示出了根据示范性实施例去除可选的氧化物层的一部分。
[0038]图15A示出了根据示范性实施例沿着图15的截面A-A剖取的截面图。
[0039]图15B示出了根据示范性实施例沿着图15的截面B-B剖取的截面图。
[0040]图16示出了根据示范性实施例去除可选的氮化物层。
[0041]图16A示出了根据示范性实施例沿着图16的截面A-A剖取的截面图。
[0042]图16B示出了根据示范性实施例沿着图16的截面B-B剖取的截面图。
[0043]图17示出了根据示范性实施例形成在深沟槽电容器之上的电介质盖层。
[0044]图17A示出了根据示范性实施例沿着图17的截面A-A剖取的截面图。
[0045]图17B示出了根据示范性实施例沿着图17的截面B-B剖取的截面图。
[0046]图18示出了根据示范性实施例的变化图案密度对毯状栅极材料的平面性的影响。
[0047]附图不必按比例。附图仅为示意性表示，不意味着描述本发明的具体参数。附图旨在仅示出本发明的典型实施例。附图中，相同附图标记表示相同的元件。
【具体实施方式】
[0048]这里公开的是所要求的结构和方法的详细实施例；然而，可以理解的是，所公开的实施例仅是所要求结构和方法的说明，该结构和方法可以各种形式实施。然而，本发明可以以很多不同的形式实施，而不应解释为限于这里所公开的示范性实施例。相反，提供了这些示范性实施例以使该公开将更为全面和完整，并且充分地向本领域的技术人员表述本发明的范围。在描述中，省略了熟知的特征和技术的细节以避免不必要地混淆本发明实施例。
[0049]本发明涉及鳍型场效应晶体管(finFET)器件的制造，并且尤其涉及在具有变化的器件密度的多组finFET上实现一致的栅极高度。由于图案密度的变化，例如晶片中图案化鳍的密度的变化，栅极高度可能变化。在finFET器件的形成期间将栅极高度的变化最小化的益处是减少后续工艺的复杂性并且改善产率和可靠性。
[0050]finFET器件可包括:多个鳍，形成在晶片中；栅极，覆盖鳍的一部分，其中鳍的由栅极覆盖的部分用作器件的沟道区域，并且鳍从栅极下方向外延伸的部分用作器件的源极区域和漏极区域；以及电介质间隔壁(spacer)，在栅极的相对侧上。本实施例可在先栅极finFET制造工艺流程中实施或者在后栅极finFET制造工艺流程中实施，然而，后栅极工艺流程或者置换栅极(RG)工艺流程将按照下面详细的描述。
[0051]在RG工艺流程中，可图案化且蚀刻半导体基板以形成鳍。接下来，冗余栅极可形成在垂直于鳍的长度的方向上。例如，冗余栅极可由一多晶硅的毯状层(blanket layer)经图案化并且蚀刻成。一对间隔壁可沉积在冗余栅极的相对侧壁上。随后，冗余栅极例如可通过诸如反应离子蚀刻(RIE)的各向异性垂直蚀刻工艺从间隔壁对之间去除。于是在间隔壁之间形成一开口，随后金属栅极可形成在该开口处。典型地，集成电路可分成有源区域和无源区域。有源区域可包括finFET器件。每个有源区域可具有不同的图案密度或者不同数量的finFET器件。
[0052]现在参见图1至11，其示出了根据本发明一个实施例形成结构100的示范性工艺步骤，现将在下面进行更详细地描述。应注意，图1至11均示出了具有形成在半导体基板中的多个鳍106a-106f的晶片的截面图。这些截面图定向为以垂直于多个鳍106a-106f的长度的视图而示出。在本实施例中，深沟槽电容器可结合到改进的工艺流程中，设计用以改善平面性并且可消除因图案密度上的变化导致的填充材料的非平面表面。
[0053]为每个图提供了沿着截面A-A剖取的截面图并且该截面图由对应图号加上大写字母“A”表示。为每个图提供了沿着截面B-B剖取的截面图并且该截面图由对应图号加上大写字母“B”表示。此外，应注意，尽管该说明书中结构100的某些部件描述为单数形式，但是在所有附图中可表示为更多的部件并且相同的部件用相同的附图标记表示。附图中示出的特定数量的鳍仅为说明的目的。
[0054]现在参见图1，其示出了结构100在工艺流程的中间步骤中的截面图。在该制造步骤，结构100通常可包括由蚀刻基板得到的多个鳍106a-106f，在该多个鳍106a_106f上沉积有氧化物层108和氮化物层110。[0055]半导体基板可包括块状半导体或层状半导体，例如，Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe (SGOI)0块状半导体基板材料可包括非掺杂S1、η掺杂S1、P掺杂S1、单晶S1、多晶 S1、非晶 S1、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP 和所有其它的 III/V 或 11/VI化合物半导体。在图1所示的实施例中，可采用SOI基板。SOI基板可包括基底基板102、形成在基底基板102顶部的埋设电介质层104以及形成在埋设电介质层104顶部的SOI层(未示出)。埋设电介质层104可隔离SOI层与基底基板102。应注意，多个鳍106a-106f可由SOI基板的最上层SOI层蚀刻成。
[0056]基底基板102可由几种已知半导体材料的任一种制造,这些已知半导体材料例如为硅、锗、硅锗合金、碳化硅、硅锗碳化物合金和化合物(例如II1-V和I1-VI)半导体材料。化合物半导体材料的非限定性示例包括砷化镓、砷化铟和磷化铟。典型地，基底基板102可以是但不限于约几百微米厚。例如，基底基板102可具有范围为0.5_至约1.5_的厚度。
[0057]埋设电介质层104可包括几种电介质材料的任一种，这些电介质材料例如为硅的氧化物、硅的氮化物和硅的氧氮化物。埋设电介质层104也可包括硅之外元素的氧化物、氮化物和氧氮化物。另外，埋设电介质层104可包括晶体或非晶体电介质材料。而且，埋设电介质层104可采用几种已知方法的任何一种形成，这些已知方法例如为热或等离子体氧化或氮化法、化学气相沉积法和物理气相沉积法。埋设电介质层104可具有范围为约5nm至约200nm的厚度。在一个实施例中，埋设电介质层104可具有范围为约150nm至约180nm的厚度。
[0058]SOI层，例如多个鳍106a_106f，可包括基底基板102中所包括的几种半导体材料的任一种。通常，基底基板102和SOI层根据化学成分、掺杂浓度和结晶取向可包括相同或不同的半导体材料。在本发明的一个特定实施例中，基底基板102和SOI层包括至少具有不同的结晶取向的半导体材料。典型地，基底基板102或SOI层包括{110}结晶取向，并且基底基板102或SOI层的另一个包括{100}结晶取向。典型地，SOI层可包括范围为约5nm至约IOOnm的厚度。在一个实施例中，SOI层可具有范围为约25nm至约30nm的厚度。用于形成SOI层的方法是本领域熟知的。非限定性的示例包括注入氧隔离(Separation by Implantation of Oxygen, SIMOX)、晶片接合和外延层转移(EpitaxialLayer TRANsfer, ELTRAN ?)0本领域的普通技术人员应理解，多个鳍106a_106f可由SOI层蚀刻成。因为多个鳍106a-106f可由SOI层蚀刻成，所以它们也可包括以上所列的SOI层的任何特性。
[0059]氧化物层108可包括氧化硅或氮氧化硅。在一个实施例中，氧化物层108可这样形成:例如将SOI层的顶表面热转化或等离子体转化成电介质材料，例如氧化硅或氮氧化硅。在一个实施例中，氧化物层108可通过化学气相沉积(CVD)或原子层沉积(ALD)由氧化硅或氮氧化硅的沉积形成。氧化物层108可具有范围为约Inm至约IOnm的厚度，尽管小于Inm且大于IOnm的厚度也是可接受的。在一个实施例中，氧化物层108可为约5nm厚。
[0060]氮化物层110可包括任何适当的绝缘材料，例如氮化硅。氮化物层110可采用已知的常规沉积技术形成，例如低压化学气相沉积(LPCVD)。在一个实施例中，氮化物层110可具有范围为约5nm至约IOOnm的厚度。在一个实施例中，氮化物层110可为约50nm厚。[0061 ] 现在参见图2，掩模层112可施加在结构100之上并且用于形成一个或多个有源区域和一个或多个非有源区域，例如有源区域114和非有源区域118。掩模层112可为诸如光致抗蚀剂的软掩模或诸如氧化物的硬掩模。掩模层112可覆盖且保护有源区域114，同时可去除位于非有源区域118中的某些鳍106a-106f、氧化物层108和氮化物层110。非有源区域118的某些鳍106a-106f、氧化物层108和氮化物层110可采用任何适当的非选择性蚀刻技术去除，例如干蚀刻、湿蚀刻或者二者的结合。例如，采用CxFy基蚀刻剂的干蚀刻技术可用于从非有源区域118去除某些鳍106a-106f、氧化物层108和氮化物层110。优选的蚀刻技术为采用单一去除技术从非有源区域118去除某些鳍106a-106f、氧化物层108和氮化物层110，并且可形成开口 120。在一个实施例中，某些鳍106a-106f、氧化物层108和氮化物层110可在交替的蚀刻步骤中分别去除。优选地，掩模层112可定位为使适当量的氮化物层110保留于留在且位于有源区域114中的某些鳍106a-106f的侧壁上。然而，掩模层112的定位可导致某些蚀刻错误，进而沿着有源区域114的边缘留下不足量的氮化物层110。例如，如图所示的边缘122。相反，蚀刻错误，例如边缘处的错误，可能沿着第二边缘124留下超过适当量的氮化物层110，如图所示。也可见图2A所示的截面A-A的截面图。
[0062]现在参见图3，一个或多个电介质间隔壁可沿着非有源区域的侧壁形成，例如，电介质间隔壁126可沿着开口 120的侧壁形成。典型地，电介质间隔壁126可用于保证适当量的电介质材料来保护有源区域114的多个鳍106a-106f。更具体而言，电介质间隔壁126可形成为增加适当量的电介质材料到有源区域114的电介质材料不足量的任何区域，例如沿着第一边缘122，如图2所示。
[0063]电介质间隔壁126可这样形成:共形沉积或生长电介质，之后进行定向蚀刻以从结构100的水平表面去除该电介质同时将其留在开口 120的侧壁上。在一个实施例中，电介质间隔壁126可包括任何适当的氮化物。在一个实施例中，电介质间隔壁126可具有范围为约3nm至约30nm的水平宽度或厚度,最典型地为10nm。在一个实施例中，电介质间隔壁126可包括与氮化物层110类似的材料。典型地，电介质间隔壁126可包括单层；然而，电介质间隔壁126可包括多层电介质材料。也见图3A所示的沿着截面A-A剖取的截面图。
[0064]现在参见图4，填充材料128可采用本领域已知的任何适当沉积技术沉积在结构100的顶部上。填充材料128应该用于填充在非有源区域中。在一个实施例中，填充材料128可包括本领域已知的任何适当的氧化物材料。在一个实施例中，填充材料128可包括采用CVD沉积技术沉积的高纵横比的氧化物。填充材料128可具有范围为约50nm至约IOOOnm的厚度。在一个实施例中，填充材料128可具有范围为约200nm至约600nm的厚度。优选地，填充材料128可具有大于氮化物层110高度的厚度。
[0065]在沉积在结构100的顶部后，填充材料128可采用CMP技术平坦化。CMP技术可对氮化物层110选择性地去除某些填充材料128。在一个实施例中，CMP技术可采用二氧化铈基浆凹陷(recess)填充材料128。在抛光前，填充材料128由于图案密度上的变化而可为非平面的。例如，见图18。用于抛光填充材料128的CMP技术可设计为改善平面性，并且可有利于消除填充材料128因图案密度上的变化导致的非平面表面。也见如图4A所示的沿着截面A-A剖取的截面图。
[0066]参见图5，然后，可先采用诸如光刻技术的已知图案化技术接着采用蚀刻技术形成深沟槽130。术语“深沟槽”是指形成在半导体基板中具有足够深度以形成电容器的沟槽。这样，深沟槽可典型地是指深度等于或大于I微米的沟槽，而浅沟槽可典型地是指深度小于I微米的沟槽。尽管本实施例以深沟槽来描述，但是本实施例可采用在基板中具有任何深度的沟槽。这样的变型在这里可明确地预期。在一个实施例中，图5所示的深沟槽130可具有足以通过埋设电介质层104并且延伸进入基底基板102中的深度。
[0067]光刻技术可包括施加光致抗蚀剂(未示出)到结构100的上表面，曝光该光致抗蚀剂为所希望的照射图案，并且利用典型的抗蚀剂显影剂显影曝光的光致抗蚀剂。光致抗蚀剂中的图案然后可采用一个或多个干蚀刻技术转印到下层结构以形成深沟槽130。适当的干蚀刻技术可包括但不限于反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光消融。在已经完成蚀刻后，图案化的光致抗蚀剂然后可通过抗蚀剂剥离去除。深沟槽130可直接形成为与多个鳍106a-106f之一成一直线。形成为直接与鳍成一直线的深沟槽130可便于在该鳍和随后形成的深沟槽电容器之间形成电连接。也见图5A所示的沿着截面A-A剖取的截面图。
[0068]参见图6，深沟槽电容器132可形成在图5所示的深沟槽130中。深沟槽电容器132可包括埋设板134、节点电介质136和内部电极138。埋设板134和内部电极138可用作两个电导体，并且节点电介质136可用作两个导体之间的绝缘体。
[0069]毯状物掺杂技术(blanket doping)可用于形成埋设板134。适当的掺杂技术可包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸溃离子注入、集群掺杂、浸入掺杂、液相掺杂、固相掺杂或这些掺杂技术的任何适当的组合。在一个实施例中，掺杂剂可由一轮或多轮倾斜离子注入而注入以掺杂图5所示的深沟槽130的侧壁和底部。这样，掺杂剂可引入基板中以形成埋设板134。典型的掺杂剂可包括As、P、Sb、B、Ga和In。
[0070]在多轮倾斜离子注入期间，可改变注入离子的方向和倾斜度，使得埋设板134可在埋设电介质层104的顶表面和图5所示的深沟槽130的底表面之间的任何深度上围绕深沟槽130的周界。从垂直线测得的注入角度的范围可为约I度至约5度，并且典型地为2度至约3度，尽管更小和更大的角度也可明确预期。倾斜离子注入的剂量和能量可选择为向埋设板134提供足够高的掺杂剂浓度和量，该埋设板134可能在随后的热处理期间膨胀。在热处理后埋设板134的典型掺杂剂浓度可为约1.0X IO1Vcm3至约1.0X IO2Vcm3的范围，尽管更高和更低的掺杂剂浓度可明确预期。
[0071]从图5所示深沟槽130的侧壁到埋设板134的外壁测得的埋设板134的横向厚度在热处理前可为约5nm至约IOOnm的范围，并且典型地为约IOnm至约50nm,尽管更小和更大的厚度可明确预期。埋设板134在热处理后的横向厚度可为约5nm至约300nm的范围，并且典型地为约IOnm至约150nm，尽管更小和更大的厚度可明确预期。可替代地，埋设板134可包括共形沉积在图5所示的深沟槽130内的一导电材料层。
[0072]接下来参见图6，节点电介质136然后可形成在图5所示的深沟槽130内，并且直接形成在埋设板134上。节点电介质136可包括电介质材料，例如氧化硅、氮化硅、氮氧化娃。节点电介质136的厚度可为约2nm至约6nm的范围。可替代地,节点电介质136可包括高k材料，其电介质常数大于氮化硅的电介质常数，约为7.5。示范性的高k材料包括HfO2λ ZrO2λ La2O3λ A1203、Ti02、SrTi03、LaAIO3Λ Y2O3Λ HfOxNyΛ ZrOxNyΛ La2OxNyΛ Al2OxNyΛ TiOxNyΛSrTi0xNy、LaA10xNy、Y20xNy及其硅酸盐和其合金。每个x的值可独立地为约0.5至约3的范围，并且每个y的值可独立地为O至约2的范围。在此情况下，节点电介质136的厚度可为约2nm至约4nm的范围,尽管更小和更大的厚度可预期。在一个实施例中，节点电介质136可包括多个材料的组合或多层材料的组合。[0073]接下来，内部电极138可通过在节点电介质136的内壁上沉积导电材料而形成。内部电极138可为掺杂的半导体材料或金属。如果内部电极138是掺杂的半导体材料，则该掺杂的半导体材料可包括块状半导体基板中通常所用的任何合适材料，例如硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、II1-V化合物半导体材料、I1-VI化合物半导体材料、有机半导体材料和其它化合物半导体材料。掺杂剂可为P型掺杂剂或η型掺杂剂。掺杂的半导体材料可通过化学气相沉积技术沉积，例如低压化学气相沉积(LPCVD)。
[0074]如果内部电极138是元素金属，则示范性元素金属可包括Ta、T1、Co和W。可替代地，内部电极138可为导电金属合金，并且示范性的导电金属合金可包括元素金属和导电金属氮化物的混合，所述导电金属氮化物例如为TiN、ZrN、HfN、VN、NbN、TaN、WN、TiAlN、TaCN或其合金。内部电极138可通过任何已知的适当沉积技术形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)。可能沉积在图5所示的深沟槽130外面的多余导电材料可通过凹式蚀刻或化学机械平坦技术去除。
[0075]接下来，节点电介质136和内部电极138可采用本领域已知的任何适当的湿蚀刻或干蚀刻技术凹陷。适当的干蚀刻技术可包括但不限于:反应离子蚀刻(RIE)、离子束蚀亥IJ、等离子体蚀刻或激光消融。节点电介质136和内部电极138可凹陷到至少在埋设电介质层104的顶表面之下和基底基板102的顶表面之上的位置。在一个实施例中，节点电介质136和内部电极138可凹陷到在埋设电介质层104的顶表面之下约50nm至约IOOnm的深度范围，然而，优选的凹陷深度可取决于埋设电介质层104的厚度。在一个实施例中，可采用诸如反应离子蚀刻的干蚀刻技术凹陷节点电介质136和内部电极138到埋设电介质层104内的位置。一旦节点电介质136和内部电极138被凹陷，则深沟槽电容器132的顶部上留下的空间可填充导电填充材料140。导电填充材料140可直接与鳍的端部接触，因为，如上所述，图5所示的深沟槽130可直接形成为与该鳍成一直线。例如，深沟槽电容器132可直接形成为与鳍106e成一直线，参见图5A。导电填充材料140可便于深沟槽电容器132的内部电极138和鳍106e之间的电连接。也见图6A所示的沿着截面A-A剖取的截面图以及如图6B所示的沿着截面B-B剖取的截面图。导电填充材料140和鳍106e之间的电连接如图6B所示。该电连接可沿着导电填充材料140和鳍106e之间的交会(intersection)144形成，如图6B所示。
[0076]现在参见图7，接下来，电介质盖层142可形成在深沟槽电容器132的顶部。优选地，电介质盖层142是氧化物并且可通过本领域已知的任何适当蚀刻和沉积技术形成。首先，导电填充材料140可通过本领域已知的任何适当的湿蚀刻或干蚀刻技术凹陷。适当的干蚀刻技术可包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光消融。在一个实施例中，RIE技术可用于凹陷导电填充材料140至多个鳍106a-106f的顶表面处或顶表面之下的位置。电介质盖层142然后可沉积在凹陷的开口内。
[0077]电介质盖层142可包括电介质氧化物，例如，氧化硅、氮氧化硅或高k材料。电介质盖层142可通过任何已知的适当沉积技术形成，例如热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)。在一个实施例中，电介质盖层142的厚度可为约IOnm至约IOOnm的范围，并且典型地为约30nm至约60nm,尽管更小和更大的厚度可明确期待。也见如图7A所示的沿着截面A-A剖取的截面图以及如图7B所示沿着截面B-B剖取的截面图。[0078]现在参见图8，氮化物层110可选择性去除以使氧化物层108和填充材料128保留。选择性去除可采用适合于对氧化物选择性地去除氮化物的任何已知的蚀刻技术实现。在一个实施例中，可先采用氢氟酸去光滑(deglaze)接着采用热的含磷蚀刻剂的湿蚀刻技术去除氮化物层110。去光滑技术可用于最初凹陷填充材料128且进一步暴露氮化物层110。氮化物层110的去除可导致填充材料128具有凹形(re-entrant)几何形状146。凹形几何形状146可阻碍形成一致的栅极，进而导致器件的可靠性问题。凹形几何形状146可妨碍随后形成可靠的栅极结构，因为凹形几何形状可阻碍栅极材料的共形沉积。此外，凹形几何形状146也可阻碍冗余栅极材料的去除。残留的冗余栅极材料或者栅极材料覆盖不足均可影响器件的性能和可靠性。也见图8A所示的沿着截面A-A剖取的截面图。
[0079]现在参见图9，最先蚀刻技术可用于解决不希望的填充材料128的凹形几何形状146 (图8)，并且去除某些或全部氧化物层108。优选地，清洗技术可去除凹形几何形状146(图8)。在一个实施例中，已知的化学氧化物去除(COR)蚀刻技术可用于去除凹形几何形状146 (图 8)。
[0080]所用的COR技术可包括在I毫托和10毫托之间的压力下和约25°C的温度下，暴露结构100到HF和氨的气体混合物，优选二者的比率为2:1。在该暴露期间，HF和氨气与填充材料128反应以形成固态反应产物。固态反应产物可随后通过加热结构到约100°C的温度，由此导致反应产物蒸发而去除。可替代地，反应产物可通过在水中清洗结构100而去除，或者用水溶液将其去除。
[0081]除了去除凹形几何形状146 (图8)外，COR技术也可蚀刻填充材料128的侧壁。这可有效地减小填充材料128的宽度，并且增加多个鳍106a-106f和填充材料128之间的空间。例如，该空间可由图8中的尺寸X和图9中的尺寸y限定，其中y大于X。也见图9A所示的沿着截面A-A剖取的截面图。
[0082]现在参见图10，在去除不希望的凹形几何形状146 (图8)后，第二蚀刻技术可用于从多个鳍106a-106f之上去除氧化物层108的任何残留材料。氧化物层108的留下部分可采用适合于去除氧化物的任何已知的蚀刻技术去除。在一个实施例中，采用氢氟酸蚀刻剂的湿蚀刻技术可用于去除氧化物层108。氧化物层108的去除可导致填充材料128进一步凹陷，从而填充材料128的顶表面可与多个鳍106a-106f的顶表面基本齐平。也见图1OA所示的沿着截面A-A剖取的截面图。
[0083]现在参见图11，接下来，在RG工艺流程中，栅极可形成在结构100上，并且典型的制造技术可用于完成半导体器件的形成。RG工艺流程可包括栅极氧化物148的形成，或者在某些情况下的冗余栅极氧化物和冗余栅极材料150的形成。在大部分情况下，冗余栅极材料150可被牺牲并且在随后的操作中被取代。在某些情况下，栅极氧化物148可被牺牲，例如冗余栅极氧化物，并且在随后的操作中取代。
[0084]现在参见图12至17，其示出了根据本发明一个实施例形成结构200的示范性工艺步骤，现将在下面进行更详细地描述。应注意，图12至17均示出了具有形成在半导体基板中多个鳍106a-106f的晶片的截面图。这些截面图定向为以垂直于多个鳍106a-106f的长度的视图而示出。
[0085]下面的实施例实质上类似于上面的实施例；然而，图4至8中示出和描述的工艺步骤可用根据下面实施例的图12至17中所示出和描述的工艺步骤取代。在本实施例中，可选的氧化物层和可选的氮化物层可结合在工艺流程中以实现深沟槽电容器与诸如氧化物的电介质的更加完整的封装。该技术可用于保证深沟槽电容器和随后形成的栅极之间的隔离。
[0086]同上，为每个图提供了沿着截面A-A剖取的截面图并且该截面图由对应图号加上大写字母“A”表示。为每个图提供了沿着截面B-B剖取的截面图并且该截面图由对应图号加上大写字母“B”表示。也同上，应注意，尽管结构200的某些部件可以描述为单数形式，但是在所有附图中可表示为更多的部件并且相同的部件用相同的附图描述表示。图中所示的特定数量的鳍仅为说明的目的。
[0087]现在参见图12，填充材料128可沉积在结构200的顶部上然后平坦化，如上所述。接下来，在结构200的顶部上先后沉积可选氧化物层202和可选氮化物层204。可选氧化物层202可包括本领域已知的任何适当的氧化物材料。在一个实施例中，可选氧化物层202可包括采用CVD沉积技术沉积的高纵横比氧化物。在一个实施例中，可选氧化物层202可具有范围为约5nm至约50nm的厚度,最典型地为20nm。
[0088]可选氮化物层204可包括本领域已知的任何适当的氮化物材料。在一个实施例中，可选氮化物层204可包括采用LPCVD沉积技术沉积的氮化硅。在一个实施例中，可选氮化物层204可具有范围为约5nm至约IOOnm的厚度，最典型地为25nm。在一个实施例中，可选氮化物层204可包括与氮化物层110和电介质间隔壁126类似的材料。典型地，可选氮化物层204可包括单层；然而，可选氮化物层204可包括多层电介质材料。也见图12A所示的沿着截面A-A剖取的截面图。
[0089]参见图13，深沟槽130然后可采用已知的图案化技术且如上所述形成。在本实施例中，深沟槽130具有可足以通过可选氮化物层204、可选氧化物层202和埋设电介质层104并且延伸进入基底基板102中的深度。如前面的实施例所述，直接形成为与鳍成一直线的深沟槽130可便于在该鳍和随后形成的深沟槽电容器之间形成电连接。也见如图13A所示的沿着截面A-A剖取的截面图。
[0090]参见图14，深沟槽电容器132可形成在图13所示的深沟槽130中。与上面的实施例类似，深沟槽电容器132可包括埋设板134、节点电介质136、内部电极138和导电填充材料140。埋设板134、节点电介质136、内部电极138和导电填充材料140可采用如上实施例所描述的类似技术且用类似的材料形成。接下来，导电填充材料140可采用与上面实施例中所描述的那些类似的技术凹陷到多个鳍106a-106f的顶表面处或顶表面之下的位置。凹陷的导电填充材料140可形成开口 206。也见图14A所示的沿着截面A-A剖取的截面图和如图14B所示沿着截面B-B剖取的截面图。
[0091]参见图15，与上面的实施例不同，可选择性去除形成开口 206侧壁的填充材料128的一部分和可选氧化物层202的一部分。该选择性去除可通过采用适合于对氮化物选择性地去除氧化物的任何已知的蚀刻技术实现。在一个实施例中，采用氢氟酸蚀刻剂的湿蚀刻技术可用于去除该填充材料128的一部分和该可选氧化物层202的一部分。去除该填充材料128的一部分和该可选氧化物层202的一部分可导致开口 206在填充材料128和可选氧化物层202的区域中具有较大的宽度；然而，在可选氮化物层204的区域中，开口 206的宽度可保持不变。在一个实施例中，湿蚀刻技术可增加开口 206在填充材料128和可选氧化物层202的区域中的宽度约3nm至约20nm。也见如图15A所示的沿着截面A-A剖取的截面图和如图15B所示沿着截面B-B剖取的截面图。
[0092]参见图16，可选择性去除氮化物层110的一部分和可选氮化物层204。选择性去除可通过采用适合于对氧化物选择性去除氮化物的任何已知蚀刻技术实现。在优选实施例中，干蚀刻技术，例如采用CxHyFz/H2基蚀刻剂的反应离子蚀刻，可用于去除该氮化物层110的一部分和该可选氮化物层204。在另一个实施例中，采用热的含磷蚀刻剂的湿蚀刻技术可用于去除该氮化物层110的一部分和该可选氮化物层204，然而，湿蚀刻可具有干蚀刻不能实现的底切效应(undercutting affect)。可替代地,在另一个实施例中,湿蚀刻和干蚀刻可组合使用。应注意，可用上面蚀刻技术将可选氮化物层204全部去除但仅去除暴露于开口 206的氮化物层110的一部分。去除该氮化物层110的一部分可形成空洞208。空洞208可从导电填充材料140的顶表面沿着深沟槽电容器132的深度延伸到埋设电介质层104。也见图16A所示的沿着截面A-A剖取的截面图和如图16B所示沿着截面B-B剖取的截面图。
[0093]现在参见图17，接下来，电介质盖层142可形成在深沟槽电容器132的顶部。电介质盖层142可由如前面实施例所述相同的材料、采用相同的技术形成，并且具有相同的特性。在本实施例中，电介质盖层142的材料不仅覆盖深沟槽电容器132的顶表面，而且填充由选择性去除氮化物层110的一部分而产生的、形成在深沟槽电容器132的一侧上的空洞208。也见如图17A所示沿着截面A-A剖取的截面图和如图17B所示沿着截面B-B剖取的截面图。如前所述，本实施例还可包括图8至11中示出和描述的工艺步骤。
[0094]现在参见图18，示出了具有变化图案密度的结构300的截面图。结构300可包括基板302、鳍304和毯状栅极材料层306。栅极材料层可包括如RG工艺流程中所用的毯状冗余栅极材料或者如先栅极工艺流程中所用的栅极材料的毯状层。此外，结构300可包括高图案密度区域，例如区域308，以及低图案密度区域，例如区域310。如上所述，相对于低图案密度区域，高图案密度区域可包括更大数量的鳍。
[0095]图中示出了图案密度对毯状栅极材料层306的平面性的影响。毯状栅极材料层306的厚度或高度可在高图案密度区域中较厚或较高。应注意，仅出于说明的目的，图18省略了与图1至17所示的氧化物层108类似的氧化物层。上面实施例中描述的工艺和技术可设计为改善平面性，并且可有利于消除由图案密度上的变化导致的填充材料的非平面表面，例如栅极材料的毯状层的非平面表面。
[0096]本发明的各种实施例为了说明的目的已经进行了描述，但是不意味着详尽或者限于所公开的实施例。在不脱离所描述实施例的范围和精神的情况下，很多修改和变化对本领域的普通技术人员来说是显见的。这里所用术语选择为更好地说明实施例的原理、市场中发现的技术上的实际应用或技术改进，或者能使本领域的其他普通技术人员理解这里所公开的实施例。
【权利要求】
1.一种方法，包括: 提供由半导体基板蚀刻成的并且由氧化物层和氮化物层覆盖的多个鳍，该氧化物层设置在该多个鳍和该氮化物层之间； 去除该多个鳍的一部分以形成开口； 在该开口的侧壁上形成电介质间隔壁； 用填充材料填充该开口，其中该填充材料的顶表面与该氮化物层的顶表面实质上齐平; 形成与该多个鳍之一成一直线的深沟槽电容器； 去除该氮化物层以在该多个鳍和该填充材料之间形成间隙，其中该填充材料具有在该间隙之上延伸的凹形几何形状；以及 去除该凹形几何形状并且导致该多个鳍和该填充材料之间的该间隙加宽。
2.如权利要求1所述的方法，还包括: 去除该氧化物层；以及 凹陷该填充材料以使该填充材料的该顶表面与该鳍的顶表面实质上齐平。
3.如权利要求2所述的方法，还包括: 在该多个鳍和该填充材料之上和之间形成栅极。
4.如权利要求1所述的方法，其中形成该栅极包括采用栅极先工艺流程或者置换栅极工艺流程。
5.如权利要求1所述的方法，其中用填充材料填充该开口包括沉积氧化物。
6.如权利要求1所述的方法，其中提供由半导体基板蚀刻成的多个鳍包括提供块状基板或绝缘体上半导体基板。
7.如权利要求1所述的方法，其中形成该深沟槽电容器还包括: 形成深沟槽； 形成埋设板； 形成节点电介质；以及 形成内部电极。
8.—种结构,包括: 由半导体基板蚀刻成的第一多个鳍和第二多个鳍； 深沟槽电容器，与该多个鳍之一设置成一直线并且与其电连接；以及填充材料，设置在该半导体基板之上以及该第一多个鳍和该第二多个鳍之间，其中该填充材料不接触该第一多个鳍或该第二多个鳍。
9.如权利要求8所述的结构，还包括: 栅极，设置在该第一多个鳍、该第二多个鳍和该填充材料之上和之间，其中该栅极包括至少与该填充材料不同的材料。
10.如权利要求8所述的结构，其中该填充材料与该第一多个鳍和该第二多个鳍具有实质上相同的高度。
11.如权利要求8所述的结构，其中该填充材料包括氧化物。
12.如权利要求8所述的结构，其中该半导体基板包括块状基板或绝缘体上半导体基板。
【文档编号】H01L21/28GK103854988SQ201310613212
【公开日】2014年6月11日 申请日期:2013年11月27日 优先权日:2012年11月30日
【发明者】W.科特, J.E.福尔特迈耶, B.A.卡恩, R.拉马钱德兰, T.E.斯坦达尔特, 汪新慧 申请人:国际商业机器公司