一种平面工艺下的三维集成电路的制作方法
【专利摘要】本实用新型提供一种平面工艺下的三维集成电路，所述集成电路包括：形成于基底上的MOS电容，所述MOS电容包括作为第一电极的第一多晶硅区、作为第二电极的有源区和沟道区以及位于第一多晶硅区和沟道区之间的介质区，第一多晶硅区、介质区、沟道区依次从上到下的相对应，有源区位于所述沟道区周边；和，形成于第一多晶硅区上方由第二多晶硅区形成的多晶硅电阻，第二多晶硅区和第一多晶硅区之间形成有氧化层，第二多晶硅区在基底上的投影完全包含在第一多晶硅区在基底上的投影内。本实用新型可以将形成多晶硅电阻的第二多晶硅区放置于第一多晶硅区上方，使得第二多晶硅区域共享第一多晶硅区所占的芯片区域，从而减小芯片面积，降低成本。
【专利说明】—种平面工艺下的三维集成电路【【技术领域】】
[0001]本实用新型涉及电路设计领域，特别涉及一种平面工艺下的三维集成电路。
【【背景技术】】
[0002]模拟电路中经常会需要较大的电阻和电容构建时间常数较大的RC(电阻电容)滤波电路。例如LED (light-emitting diode)背光驱动电路中，调光电路会采用较大的RC滤波电路，来产生与PWM (Pulse Width Modulation)调光信号的占空比成正比的输出电压，如图1所示。图1中，REF为基准电压，DPWM为PWM调光信号，VDIM为输出电压信号。VDIM的电压与DPWM的占空比成正比。如果以VD頂为参考电压来调整LED电流信号，则可以实现DPWM对LED电流的线性控制，从而控制LED的亮度。其他应用中，也可能采用RC滤波电路来减小信号高频噪声。一般这些应用中电阻值和电容值都很大，会占用很大的芯片面积。一般电阻由高阻多晶娃电阻构成，电容可以采用MOS(Metal Oxide Semiconductor)电容或PIP (Poly-1nsulator-Poly:多晶娃-绝缘层-多晶娃)电容。这种情况在版图设计中现有技术通常分别放置电阻和电容，即电阻和电容分别独立占用两块不同的芯片区域。
[0003]如果采用PIP电容，肯定无法做到PIP电容与高阻多晶硅电阻重叠放置，因为PIP同时会用到高阻多晶硅那层多晶硅。采用MOS电容，现有技术也无法实现重叠放置。如图2a和2b所示，MOS电容的结构如图2a所示，中间的斜线填充区域210为第一多晶硅区，沿第一多晶硅区四周分布的小方框为接触孔220，实线框230和第一多晶硅区之间的区域为有源区。虚线框240以内的区域都是离子注入区，对于NMOS电容来说，可以在离子注入区进行N+注入以在有源区的位置形成所述N+有源区，对于PMOS电容来说，可以在离子注入区进行P+注入以在有源区的位置形成所述P+有源区。现有技术中通常都是采用自对准工艺，为了让有源区紧贴沟道区(第一多晶硅区下面对应的区域)，所以一般都是将有源区、沟道区(栅极)全都注入N+或P+。图2b为第二多晶硅形成的多晶硅电阻。
[0004]如果简单的将第二多晶硅形成的多晶硅电阻重叠到图2b中的MOS电容上，由于按照标准工艺在离子注入区240进行N+或P+离子注入是发生在第二多晶硅形成之后，因此在离子注入区进行N+或P+离子注入时会将注入到第二多晶硅形成的高阻电阻上，使得高阻电阻变为低阻电阻，例如方块电阻值由2000欧姆/方块变为18欧姆/方块。
[0005]因此，有必要提出一种改进的技术方案来克服上述问题。
【实用新型内容】
[0006]本实用新型的目的在于提供一种集成电路，其可以在平面集成电路工艺中实现MOS电容和高阻电阻的区域共享，减小了芯片面积，降低了成本。
[0007]为了解决上述问题，本实用新型提供一种集成电路，其包括:形成于基底上的MOS电容，其中所述MOS电容包括作为第一电极的第一多晶硅区、作为第二电极的有源区和沟道区以及位于第一多晶硅区和沟道区之间的介质区，其中第一多晶硅区、介质区、沟道区依次从上到下的相对应，有源区位于所述沟道区的周边；和形成于MOS电容的第一多晶硅区上方的由第二多晶硅区形成的多晶硅电阻，第二多晶硅区和第一多晶硅区之间形成有氧化层，第二多晶硅区在基底上的投影完全包含在第一多晶硅区在基底上的投影内。
[0008]进一步的，形成多晶硅电阻的第二多晶硅区小于形成MOS电容的第一电极的第一多晶硅区，MOS电容的有源区是在形成第二多晶硅区后在离子注入区上进行N型或P型离子注入形成的，其中离子注入区域在基底上的投影与第二多晶硅区在基底上的投影无交叠，并且与第一多晶硅区在基底上的投影的边缘交叠。
[0009]进一步的，所述集成电路还包括有压焊区，所述MOS电容和多晶硅电阻位于所述压焊区的下方以使得MOS电容和电阻在基底上的投影与所述压焊区在基底上的投影相重叠。下方设有MOS电容和多晶硅电阻的压焊区为接地的压焊区。
[0010]进一步的，所述MOS电容的一个电极接地，另一个电极接所述多晶硅电阻的一端，所述MOS电容和所述多晶硅电阻构成RC滤波电路。MOS电容的第一电极接地。
[0011]与现有技术相比，本实用新型中可以将形成多晶硅电阻的第二多晶硅区放置于MOS电容的第一多晶硅区的上方，使得第二多晶硅区域共享第一多晶硅区所占的芯片区域，这样可以减小芯片面积，降低了成本。
【【专利附图】
【附图说明】】
[0012]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0013]图1为现有技术中的采用较大的RC滤波电路的调光电路；
[0014]图2a为现有的MOS电容的结构示意图；
`[0015]图2b为现有的多晶硅电阻结构示意图；
[0016]图3a为本实用新型中的立体集成电路的平面俯视示意图；
[0017]图3b为图3a中的立体集成电路的沿A-A剖面线的剖视示意图；
[0018]图4为将第一多晶硅区连接到地电位时，第二多晶硅区形成的高阻多晶硅电阻的等效电路。
【【具体实施方式】】
[0019]为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本实用新型作进一步详细的说明。
[0020]此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0021]图3a和3b本实用新型中的采用平面集成电路工艺的立体集成电路300的结构示意图。所述集成电路300包括有MOS电容和多晶硅电阻，MOS电容和多晶硅电阻可以共享芯片区域。由于所述MOS电容的电容值和所述多晶硅电阻的电阻值都很大，它们各自会占用很大的芯片面积，因此在它们之间进行芯片面积的共享，可以显著的降低芯片面积，所述MOS电容和所述多晶硅电阻可以构成常数较大的RC滤波电路。
[0022]所述MOS电容形成于基底390上，其中所述MOS电容包括作为第一电极的第一多晶硅区320、作为第二电极的有源区380和沟道区420以及位于第一多晶硅区320和沟道区420之间的介质区410，其中第一多晶硅区320、介质区410、沟道区420依次从上到下的相对应，有源区380位于所述沟道区420的周边。所述多晶硅电阻由形成于MOS电容的第一多晶硅区320上方的第二多晶硅区310形成，第二多晶硅区310和第一多晶硅区320之间形成有氧化层，第二多晶硅区310在基底390上的投影完全包含在第一多晶硅区320在基底390上的投影内。这样，多晶硅电阻可以与MOS电容在平面集成电路工艺下实现芯片区域的共享。所述介质区410是栅极氧化层构成的。
[0023]继续参看图3a和3b所示，形成多晶硅电阻的第二多晶硅区310小于形成MOS电容的第一电极的第一多晶硅区320，MOS电容的有源区380是在形成第二多晶硅区310后在离子注入区(内虚线框340和外虚线框330之间的区域)上进行N型或P型离子注入形成的，其中离子注入区域在基底390上的投影与第二多晶硅区310在基底390上的投影无交叠(即形成多晶硅电阻的第二多晶硅区310位于所述内虚线框340内)，并且与第一多晶硅区320在基底390上的投影的边缘交叠(即内虚线框340位于第一多晶硅区320内并小于该第一多晶硅区320)。实线框350和第一多晶硅区320之间的区域为形成有源区380的区域。在现有技术中，离子注入区为外虚线框330内的所有区域，这样方式会降低形成多晶硅电阻的第二多晶硅区310的电阻，为此在本实用新型中离子注入区位于内虚线框340和外虚线框330之间，而第二多晶硅区位于内虚线框340内，这样在离子注入区进行N+或P+离子注入时不会注入到第二多晶硅区310上，从而使得多晶硅电阻和MOS电容的重叠共享称为可能。为了在自对准工艺中让有源区380紧贴沟道区420，因此所述离子注入区需要宽于并完全覆盖所述有源区380。如图3a和3b所示，在所述有源区380上形成有多个接触孔360。
[0024]在一个实施例中，所述MOS电容的一个电极接地，另一个电极接所述多晶硅电阻的一端，所述MOS电容和所述多晶硅电阻构成RC滤波电路。
[0025]除了共享芯片面积外，本实用新型实施方式还可以额外的增加电容。对于图1中应用(电容的一端为地电位)，如果将图3a中MOS电容的第一多晶硅区320连接到地电位，则多晶硅电阻和第一多晶硅区320之间还会形成寄生的平板电容，等效增加了 RC滤波常数。图4描述了将第一多晶硅区320连接到地电位时，第二多晶硅区形成的高阻多晶硅电阻的等效电路，除了 Rll?Rln构成的电阻本身，还增加了很多分布式寄生电容Cpl?Cpn。
[0026]为了进一步增加寄生电容效果和节省芯片面积，还可以将图3a和图3b中的MOS电容和多晶硅电阻结构放置在接地的管脚压焊区(PAD)下。一般芯片都有电源和地管脚，封装时为了电连接这些管脚，都会为这些管脚设计压焊区，这些压焊区一般由金属层形成。本实用新型中可以将图3a中的多晶硅电阻和MOS电容的结构放置在地管脚的压焊区下，这样多晶硅电阻与地管脚之间还会形成更多寄生电容，同时共用压焊区面积，实现节省芯片面积的效果，其寄生电容效应与图4描述相似。
[0027]根据本实用新型的另一个方面，本实用新型还提出一种集成电路的制造方法，其包括如下步骤。
[0028]步骤一、提供半导体晶圆，结合参考图3a和3b,在该半导体晶圆的基底390上已经形成了 MOS电容的介质区410、第一多晶硅区320以及多晶硅电阻的第二多晶硅区310，第一多晶娃区320位于介质区410的上方,所述第二多晶娃区310位于第一多晶娃区320的上方，第二多晶娃区310和第一多晶娃区320之间形成有氧化层。
[0029]步骤二、在半导体晶圆上形成对应MOS电容的有源区380的离子注入窗口，所述离子注入窗口位于第一多晶硅区的周边，所述离子注入窗口对应有源区380的区域，即对应实线框350和第一多晶硅区320之间的区域。
[0030]步骤三、在形成有离子注窗口的半导体晶圆上形成离子注入区，所述离子注入区为内虚线框340和外虚线框330之间的区域，在离子注入区上进行N型或P型离子注入形成的MOS电容的有源区380，第一多晶硅区320对应的基底390区域为沟道区420，其中离子注入区域在基底390上的投影与第二多晶硅区310在基底390上的投影无交叠，并且与第一多晶硅区320在基底320上的投影的边缘交叠，其中第一多晶硅区作为所述MOS电容的第一电极、MOS电容的有源区和沟道区作为第二电极。
[0031]本实用新型中的在本实用新型中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0032]需要指出的是，熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【权利要求】
1.一种平面工艺下的三维集成电路，其特征在于，其包括: 形成于基底上的MOS电容,其中所述MOS电容包括作为第一电极的第一多晶娃区、作为第二电极的有源区和沟道区以及位于第一多晶硅区和沟道区之间的介质区，其中第一多晶硅区、介质区、沟道区依次从上到下的相对应，有源区位于所述沟道区的周边；和 形成于MOS电容的第一多晶硅区上方的由第二多晶硅区形成的多晶硅电阻，第二多晶硅区和第一多晶硅区之间形成有氧化层，第二多晶硅区在基底上的投影完全包含在第一多晶硅区在基底上的投影内。
2.根据权利要求1所述的集成电路，其特征在于，形成多晶硅电阻的第二多晶硅区小于形成MOS电容的第一电极的第一多晶娃区， MOS电容的有源区是在形成第二多晶硅区后在离子注入区上进行N型或P型离子注入形成的，其中离子注入区域在基底上的投影与第二多晶硅区在基底上的投影无交叠，并且与第一多晶硅区在基底上的投影的边缘交叠。
3.根据权利要求1所述的集成电路，其特征在于，其还包括有压焊区， 所述MOS电容和多晶硅电阻位于所述压焊区的下方以使得MOS电容和电阻在基底上的投影与所述压焊区在基底上的投影相重叠。
4.根据权利要求1所述的集成电路，其特征在于，下方设有MOS电容和多晶硅电阻的压焊区为接地的压焊区。
5.根据权利要求1所述的集成电路，其特征在于，所述MOS电容的一个电极接地，另一个电极接所述多晶硅电阻的一端，所述MOS电容和所述多晶硅电阻构成RC滤波电路。
6.根据权利要求5所述的集成电路，其特征在于，MOS电容的第一电极接地。
【文档编号】H01L27/06GK203589027SQ201320778820
【公开日】2014年5月7日 申请日期:2013年11月29日 优先权日:2013年11月29日
【发明者】王钊 申请人:无锡中星微电子有限公司