测试结构的制作方法
【专利摘要】本实用新型提出了一种测试结构，包括至少一个PMOS和NMOS，PMOS和NMOS紧靠成对排列，PMOS和NMOS均设有源极、漏极、栅极和有源区。测试结构包括紧贴成对排列的NMOS和PMOS，通过对NMOS和PMOS的检测，能够检测出NMOS和PMOS两者之间的相互影响，全面的监测NMOS和PMOS的性能，有效的提高检测的准确性。
【专利说明】测试结构
【技术领域】
[0001]本实用新型涉及半导体制造领域，尤其涉及一种测试结构。
【背景技术】
[0002]半导体芯片在制造完成之后通常需要对其进行一系列性能测试，例如采用WAT(Wafer Acceptance Test,晶圆可接受测试)以及CP (Chip Probe,探针测试)等对生产完成的半导体芯片进行测试。
[0003]然而，在现有技术中对半导体芯片进行深入测试时，却发现半导体芯片的SRAM区低压测试时性能未能合格，经常检测到半导体芯片PMOS的其中一项电压Vt出现了大约
0.7V的偏差。
[0004]请参考图1，图1为现有技术中测试结构的结构示意图；所述结构为NMOS (N型金属氧化硅半导体)或者PMOS (P型金属氧化硅半导体)结构，包括设有源极和漏极的有源区(AA) 10，在所述有源区10上形成有栅极20和通孔连线30，其中，所述栅极20连接一栅极测试盘G，所述源极通过所述通孔连线30连接一源极测试盘S，所述漏极通过所述通孔连线30连接一漏极测试盘D，在进行测试时，只需对栅极测试盘G、源极测试盘S以及漏极测试盘D施加相应的电流或电压，并测试出相应的电流或电压即可。
[0005]然而，由于现有技术中仅仅检测单独的NMOS或者单独的PM0S，无法检测出有效的检测出导致Vt电压异常的原因。
实用新型内容
[0006]本实用新型的目的在于提供一种测试结构，能够全面的监测NMOS和PMOS的性能。
[0007]为了实现上述目的，本实用新型提出了一种测试结构，包括:
[0008]至少一个PMOS和NM0S，所述PMOS和NMOS紧靠成对排列，所述PMOS和NMOS均设有源极、漏极、栅极和有源区。
[0009]进一步的，所述测试结构还包括多个通孔连线，所述通孔连线分别与所述栅极、源极和漏极连接。
[0010]进一步的，所述PMOS和NMOS公用一个栅极。
[0011]进一步的，所述测试结构还包括一个栅极测试盘，所述栅极测试盘与所述栅极通过通孔连线连接。
[0012]进一步的，所述测试结构还包括两个源极测试盘，所述源极测试盘分别与PMOS的源极、NMOS的源极通过通孔连线连接。
[0013]进一步的，所述测试结构还包括两个漏极测试盘，所述漏极测试盘分别与PMOS的漏极、NMOS的漏极通过通孔连线连接。
[0014]进一步的，所述PMOS和NMOS分别单独设有一个栅极，所述栅极为梳状结构。
[0015]进一步的，所述测试结构还包括两个栅极测试盘，所述栅极测试盘与PMOS的栅极、NMOS的栅极通过通孔连线连接。[0016]进一步的，所述测试结构还包括两个源极测试盘，所述源极测试盘与PMOS的源极、NMOS的源极通过通孔连线连接。
[0017]进一步的，所述测试结构还包括两个漏极测试盘，所述漏极测试盘与PMOS的漏极、NMOS的漏极通过通孔连线连接。
[0018]与现有技术相比，本实用新型的有益效果主要体现在:测试结构包括紧贴成对排列的NMOS和PMOS，通过对NMOS和PMOS的检测，能够检测出NMOS和PMOS两者之间的相互影响，全面的监测NMOS和PMOS的性能，有效的提高检测的准确性。
【专利附图】
【附图说明】
[0019]图1为现有技术中测试结构的结构示意图；
[0020]图2为本发明实施例一中测试结构的结构示意图；
[0021]图3为本发明实施例二中测试结构的结构示意图。
【具体实施方式】
[0022]下面将结合示意图对本实用新型的测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。
[0023]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0024]在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
[0025]如【背景技术】所提及的，现有技术中的半导体芯片经常电压Vt测试不合格，经过发明人的研究发现，正常生产时，在对NMOS进行P离子注入时，P离子往往会扩散至邻近的PMOS栅极之中，从而影响PMOS的性能，进而导致【背景技术】中的问题发生。为了能够很高而又全面的监测上述问题，因此本实用新型提出了以下测试结构。
[0026]实施例一
[0027]请参考图2，在本实施例中，提出了一种测试结构，包括:至少一个PM0S100和NM0S200，所述PM0S100和NM0S200紧靠成对排列，所述PM0S100和NM0S200均设有源极(图未示出)、漏极(图未示出)、栅极500和有源区300。
[0028]在本实施例中，所述测试结构包括多个通孔连线400，所述通孔连线400分别与所述栅极500、源极和漏极连接。
[0029]在本实施例中，所述PM0S100和NM0S200公用一个栅极500，所述栅极500形成在所述PM0S100和NM0S200之上，所述测试结构还包括一个栅极测试盘G，所述栅极测试盘G与所述栅极500通过通孔连线400连接即可。[0030]同时，所述测试结构包括两个源极测试盘S，所述源极测试盘S分别与PM0S100的源极、NM0S200的源极通过通孔连线400连接；所述测试结构还包括两个漏极测试盘D，所述漏极测试盘D分别与PMOS的漏极、NMOS的漏极通过通孔连线400连接。
[0031]在形成测试结构时，由于需要对NM0S200进行P离子注入，若P离子扩散至所述PMOS100的栅极中，则会导致PMOS测试出现异常，因此能够及时快速的监测出整个器件是否存在问题，便于后续解决问题。同时，所述测试结构与半导体器件形成工艺相同，无需产生额外的工艺步骤，较为节省工艺，可行性较强。
[0032]实施例二
[0033]请参考图3，本实施例是在实施例一定基础上提出的测试结构，与实施例一的区别在于，所述PM0S100和NM0S200分别单独设有一个栅极500，所述栅极500为梳状结构，并且两个栅极500并不相连。
[0034]所述测试结构还包括两个栅极测试盘G，所述栅极测试盘G与PM0S100的栅极500、NM0S200的栅极500通过通孔连线400连接。
[0035]其余均与实施例一提出的结构相同，具体的请参考实施例一，在此不再赘述。
[0036]由于栅极分别形成于所述NMOS和PMOS之上，因此在进行测试时，可以分别对NMOS和PMOS进行测试，而且互不影响，更加便于分别监测所述PMOS和NMOS的性能。
[0037]综上，在本实用新型实施例提供的测试结构中，测试结构包括紧贴成对排列的NMOS和PMOS，通过对NMOS和PMOS的检测，能够检测出NMOS和PMOS两者之间的相互影响，全面的监测NMOS和PMOS的性能，有效的提高检测的准确性。
[0038]上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
【权利要求】
1.一种测试结构，其特征在于，所述结构包括: 至少一个PMOS和NM0S，所述PMOS和NMOS紧靠成对排列，所述PMOS和NMOS均设有源极、漏极、栅极和有源区；所述测试结构还包括多个通孔连线和多个测试盘，所述通孔连线分别与所述栅极、源极和漏极连接，所述测试盘通过所述通孔连线分别与所述栅极、源极和漏极相连。
2.如权利要求1所述的测试结构，其特征在于，所述PMOS和NMOS公用一个栅极。
3.如权利要求2所述的测试结构，其特征在于，所述测试盘包括一个栅极测试盘，所述栅极测试盘与所述栅极通过通孔连线连接。
4.如权利要求2所述的测试结构，其特征在于，所述测试盘还包括两个源极测试盘，所述源极测试盘分别与PMOS的源极、NMOS的源极通过通孔连线连接。
5.如权利要求2所述的测试结构，其特征在于，所述测试盘还包括两个漏极测试盘，所述漏极测试盘分别与PMOS的漏极、NMOS的漏极通过通孔连线连接。
6.如权利要求1所述的测试结构，其特征在于，所述PMOS和NMOS分别单独设有一个栅极，所述栅极为梳状结构。
7.如权利要求6所述的测试结构，其特征在于，所述测试盘包括两个栅极测试盘，所述栅极测试盘与PMOS的栅极、NMOS的栅极通过通孔连线连接。
8.如权利要求6所述的测试结构，其特征在于，所述测试盘还包括两个源极测试盘，所述源极测试盘与PMOS的源极、NMOS的源极通过通孔连线连接。
9.如权利要求6所述的测试结构，其特征在于，所述测试盘还包括两个漏极测试盘，所述漏极测试盘与PMOS的漏极、NMOS的漏极通过通孔连线连接。
【文档编号】H01L23/544GK203721716SQ201320879310
【公开日】2014年7月16日 申请日期:2013年12月27日 优先权日:2013年12月27日
【发明者】康芸 申请人:中芯国际集成电路制造(北京)有限公司