在具有垂直位线的三维非易失性存储器中形成阶梯字线的方法与流程

本申请的主题关于使用和制造可再编程非易失性存储器单元阵列的结构，尤其涉及形成在半导体基板上及之上的存储器储存元件的三维阵列。

背景技术：
利用闪存的可再编程非易失性大数据储存系统的使用广泛地用于存储计算机文档的数据、照片和其它类型主机产生和/或使用的数据。通常形式的闪存是通过连接器可移动连接到主机的卡。有很多可购买到的不同的闪存卡，例如，以商标CompactFlash(CF)、MultiMediaCard(MMC)、SecureDigital(SD)、miniSD、microSD、MemoryStick、MemoryStickMicro、xD-PictureCard、SmartMedia和TransFlash销售的闪存卡。这些卡根据它们的规范具有唯一的机械插头和/或电气接口，并且插入匹配的提供为主机的一部分或者与其连接的插座中。广泛使用的另一种形式的闪存系统是闪存驱动器，是小而长的封装体形式的手持存储系统，具有串行总线(USB)插头用于与主机连接，将其插入主机的USB插座中。此处的受让人桑迪士克公司以其Cruzer、Ultra和ExtremeContour商标销售闪存驱动器。在再一种形式的闪存系统中，大量的存储器永久地安装在主机系统内，例如在笔记本电脑内取代通常的磁盘驱动海量数据存储系统。这三种形式的海量数据存储系统的每一个通常包括相同类型的闪存阵列。它们的每一个也通常包含其自己的存储器控制器和驱动器，但是也有某些仅存储器的系统，代之至少部分地由与存储器连接的主机执行的软件控制。闪存一般地形成在一个或多个集成电路芯片上，并且控制器形成在另一个电路芯片上。但是，在某些存储器系统中，其包括控制器，尤其是嵌入主机内的那些，存储器、控制器和驱动器常常形成在单一的集成电路芯片上。有两个主要技术使数据在主机和闪存系统之间通信。一种是：系统产生或接收的数据文档的地址映射入为系统建立的连续逻辑地址空间的不同范围。地址空间的范围一般地不充分覆盖系统能处理的全部地址范围。作为一个示例，磁盘存储驱动器通过这样的逻辑地址空间与计算机或其它主机系统通信。主机系统保持跟踪由文件分配表(FAT)给其分配文件的逻辑地址，并且存储器系统支持这些逻辑地址的地图成为其中存储数据的物理存储地址。商业可购买的大部分存储卡和闪存驱动器利用该类型的接口，因为它与主机与其具有常规连接的磁盘驱动器匹配。在两种技术的第二种中，电子系统产生的数据文件被唯一地识别，并且它们的数据通过偏移量逻辑编址在文件内。然后，这些文件的标识符直接绘制在存储器系统中成为物理存储器位置。例如，在专利申请公开号US2006/0184720Al中也描述和对比了两种类型的主机/存储器系统接口。闪存系统一般地利用具有存储器单元阵列的集成电路，其根据其中存储的数据单个存储控制存储器单元阈值电平的电荷。导电的浮置栅极最普遍地提供为存储器单元的一部分来存储电荷，但是交替地采用电荷诱捕材料。NAND结构通常优选为用于大容量海量存储系统所用的存储单元阵列。其它的结构，例如NOR，一般地用于小容量存储器。NAND闪存阵列及其操作作为闪存系统一部分的示例可参见美国专利号5,570,315、5,774,397、6,046,935、6,373,746、6,456,528、6,522,580、6,643,188、6,771,536、6,781,877和7,342,279。存储器单元阵列中存储的数据的每个位所需的集成电路面积量近年来已经显著减小，并且目标是进一步保持对其减小。闪存系统的成本和尺寸因此也相应减小。NAND阵列结构的使用对此有贡献，但是也已经采用其它方法来减小存储器单元阵列的尺寸。这些其它方法之一是在半导体基板上形成多个二维存储器单元阵列，在不同平面中一个在另一个上，取代更加典型的单一阵列。美国专利号7,023,739和7,177,191给出了集成电路的示例，其具有多个堆叠的NAND闪存单元阵列平面。另一种类型的可再编程非易失性存储器单元采用可变电阻存储器元件，可设置为导电状态或非导电状态(或者作为选择，分别为低电阻状态或高电阻状态)以及某些附加的部分导电状态，并且保持这样的状态直至随后复位至初始条件。可变电阻元件单独连接在两个垂直延伸的导体(一般地为位线和字线)之间，它们在二维阵列中彼此交叉。这样的元件状态一般地通过施加在交叉导体上的适当电压改变。由于这些电压还必须施加到大量的其它未选择的电阻元件，因为它们沿着与编程或读取的选择元件状态相同的导体连接，二极管通常与可变电阻元件串联连接，以便减小可能流过它们的漏电流。用大量并联存储器单元实现数据读取和编程操作的愿望导致读取或编程电压施加到非常大量的其它存储器单元。可变电阻存储器元件阵列和相关二极管的示例在专利申请公开US2009/0001344Al中给出。

技术实现要素：
为了形成阶梯字线每个存储器平面采用一次或两次掩模的工艺根据本发明的一般内容，在三维(3D)非易失性存储器中，存储器元件布置成三维图案，由具有x、y和z方向的直角坐标限定，并且具有多个平行平面，在z方向，从底平面到顶平面堆叠在半导体基板之上；多个局部位线柱在z方向延伸通过多层且布置成位线柱的二维矩形阵列，具有x方向的行和y方向的列；3D非易失性存储器还具有在y方向分隔开的多个阶梯字线，并位于多个位线柱之间，且在多个交叉点与该多个位线柱分开，各阶梯字线的每一个具有一系列的交替的台阶和阶升，该一系列的交替的台阶和阶升分别延伸在x方向和z方向，横穿过在z方向的该多个平面，每个平面具有一段。根据用阶梯字线形成多平面存储器的板层的第一实施方案，字线层和氧化物层彼此交替地形成在顶部上。在形成字线后，用第一掩模在字线层中切割沟槽，以形成具有第一和第二端的字线段。在形成氧化物层后，用第二掩模在氧化物层中切割沟槽以暴露每个字线段的第二端，用于连接到下一平面中的每个字线段的第一端，从而形成阶梯结构。对于由字线层和氧化物层构成的每个存储器平面，该方法需要两次掩模形成每个存储器平面。根据第一实施例，阶梯字线形成为使平面中的每个段穿过超过一个垂直位线。因此，交替字线和位线的形成通过偏移相同的掩模每次一个沟槽的宽度而实现。根据第二实施例，阶梯字线形成为使平面中的每个段穿过一个垂直位线。因此，交替字线和位线的形成通过偏移形成沟槽的掩模(该沟槽分开一个沟槽的宽度)并且通过偏移该掩模每次半个沟槽的宽度而实现。根据用阶梯字线形成多平面存储器的板层的第二实施方案，采用平均仅一次掩模工艺形成每个平面。与第一实施例一样，每个存储器平面具有字线层和氧化物层。然而，在该第二实施例中，该字线层自对准且相对于氧化物层形成，而不要求施加掩模的操作。因此，仅每个氧化物层要求施加掩模操作，因此与第一实施例相比，每个平面的施加掩模次数从两次减少到一次。这通过基本上在每个氧化物层中形成沟槽且在氧化物层的顶部上设置字线层而实现，从而字线段最终形成在氧化物层的顶部平台上，而字线的两个拐角和阶升形成在每个沟槽周围。下一氧化物层于是形成在顶部上，并且第二掩模帮助去除每个沟槽中的字线层的拐角。这有效地在每个平面中隔离且形成字线段。每个字线段仍具有其它的拐角，其阶升结合两个相邻平面中的两个字线段。非易失性三维可变电阻元件存储器系统的各方面、优点、特征和细节包括在其下面的示范性示例的描述中，其描述应结合附图。非易失性三维可变电阻元件存储器系统的各方面、优点、特征和细节包括在其下面的示范性示例的描述中，其描述应结合附图。这里引用的所有专利、专利申请、文章、其它出版物、文件和物品为了所有目的通过这样的引用以其全文合并于本文。对于并入的出版物、文件或物品的任何一个与本申请之间定义或术语使用上的任何不一致或矛盾的部分，皆以本申请为主。附图说明图1是示意性地示出了三维存储器的一部分的等效电路的形式的三维存储器的结构。图2是示例性存储系统的模块图，其可采用图1的三维存储器。图3提供图1的三维阵列的两个平面和基板，其中添加了某些结构。图4是图3的平面之一的一部分的展开图，注释为显示其中编程数据的效果。图5是图3的平面之一的一部分的展开图，注释为显示从其读取数据的效果。图6示出了示例性存储器储存元件。图7示出了在图1和图3所示的3D存储器的多个平面上的读取偏压和漏电流。图8示意性地示出了单侧字线结构。图9示出了具有单侧字线结构的3D阵列的一个平面和基板。图10示出了图8和图9的单侧字线结构3D阵列中漏电流的消除。图11A示出了局部位线LBL11通过具有长度y1的全局位线GBL1的一段连接到感测放大器(SA)。图11B示出了局部位线LBL13通过具有长度y2的全局位线GBL1的一段连接到感测放大器。图12示出了沿着字线驱动器和感测放大器之间的选择单元M的电路通道的电阻。图13示出了位线控制电路，其保持位线电压固定在基准电压。图14是3D阵列一部分的立体图，其结构具有阶梯字线。图15示出了根据实施例的3D阵列沿着y方向的截面图，其中相邻存储器层的字线台阶制作在位线之间。图16示出了根据实施例的3D阵列沿着y方向的截面图，其中各种交错排列的字线台阶堆叠为彼此尽可能靠近。图17示出了从顶部到底部制造具有阶梯字线的3D阵列的一系列工艺步骤。图18示出了字线驱动器，形成为在存储器层的3D阵列的顶部上的垂直结构。图19A是在x-z平面上突出的有效3D阵列的截面图的示意性图示。图19B示出了图19A示意性所示的有效3D阵列的装置结构。图20是根据另一个实施例在x-z平面上突出的有效3D阵列的截面图的示意性图示。图21是图19所示有效3D阵列一部分的立体图。图22A示出了制造图19所示有效3D阵列的一系列工艺步骤之一，包括其中掩模层设置在字线层上以能在字线层中蚀刻沟槽。图22B示出了制造图19所示的有效3D阵列的一系列工艺步骤之一，包括在字线层中蚀刻沟槽。图22C示出了制造图19所示的有效3D阵列的一系列步骤，包括其中氧化五层沉积在字线层的顶部上，接下来是掩模层。图22D示出了制造图19所示的有效3D阵列的一系列工艺步骤，包括在氧化物层中蚀刻沟槽。图22E示出了制造图19所示的有效3D阵列的一系列工艺步骤，包括其中第二字线层形成在氧化物层的顶部上，并且通过氧化物层中的沟槽与下字线层进行连接。图22F示出了制造图19所示的有效3D阵列的一系列工艺步骤，包括在第二字线层中蚀刻沟槽。图22G示出了制造图19所示的有效3D阵列的一系列工艺步骤，包括如图22C所示重复其工艺用于后续氧化物层和掩模层以增加字线的阶梯结构。图22H示出了制造图19所示的有效3D阵列的一系列工艺步骤，包括如图22D所示重复其工艺，在氧化物层中蚀刻沟槽，以便逐渐增加字线的阶梯结构。图23示出了设置或重新设置R/W元件的偏置条件。图24A是示出用于高容量局部位线开关的结构的立体图。图24B示出了高容量局部位线开关的另一个实施例。图25示出了图24A所示开关沿着线z-z剖取的截面图。图26示出了在从沿着全局位线且垂直于字线的y方向看的截面图中示范性3D存储器装置的总设计方案中的垂直选择装置。图27是在图21所示的3D结构的选择层2中垂直开关的横截面的x-y平面中的示意图。图28示出了形成垂直开关层2的工艺，包括在存储器层的顶部上沉积N+多晶硅层，并继之以沉积P-多晶硅层以及N+多晶硅层。图29A是在存储器层的顶部上的垂直开关层2的立体图，并且示出了由NPN板层形成各沟道柱的工艺。图29B是在已经形成各沟道柱后图29A的顶部平面图。图30A是沿着x轴剖取的截面图，示出了在沟道柱的顶部上沉积栅极氧化物层。图30B是沿着图30A的y轴剖取的截面图。图31A是沿着x轴剖取的截面图，示出了在栅极氧化物层的顶部上沉积栅极材料层。图31B是沿着图31A的y轴剖取的截面图，示出了绝缘沟道柱的相邻对之间的空间填充有栅极材料。图32A是沿着x轴剖取的截面图，进一步示出了栅极材料的回蚀刻。图32B是沿着图32A的y轴剖取的截面图。图33A是沿着x轴剖取的截面图，示出了沉积氧化物以填充任何凹陷和间隙从而完成垂直开关层2的工艺。图33B是沿着完成的垂直开关层2的图33A的y轴剖取的截面图，使TFT的阵列由沿着x轴的选择栅极线控制。图34A是沿着x轴剖取的截面图，示出了在顶部金属层中形成全局位线GBL的工艺。图34B是沿着图34A的y轴剖取的截面图。图35是沿着x轴剖取的截面图，示出了填充金属线之间间隙的工艺。图36示出了具有阶梯字线的存储器层的板层400。图37A是在氧化物沉积和施加掩模后板层400沿着y轴剖取的截面图。图37B是图37A所示的板层沿着z方向的平面图。图38A是在氧化物蚀刻后沿着板层400的y方向剖取的截面图。图38B是沿着图38A所示的板层的z方向的平面图。图39是在第一氧化物层的顶部上沉积第一层字线WL材料后沿着板层的y方向剖取的截面图。图40是在沉积第二层氧化物后沿着板层的y方向剖取的截面图。图41A是在施加掩模后沿着板层的y方向剖取的截面图。图41B是沿着图41A所示的板层的z方向的平面图。图42A是在氧化物蚀刻后沿着板层400的y方向剖取的截面图。图42B是沿着图42A所示的板层的z方向的平面图。图43是在字线(WL)材料蚀刻后沿着板层400的y方向剖取的截面图。图44是在沉积氧化物的填充物层后沿着板层的y方向剖取的截面图。图45是在氧化物蚀刻后沿着板层的y方向剖取的截面图。图46是在第一层WL材料的左侧拐角已经去除且由氧化物取代后在第二层氧化物的顶部上沉积第二层字线WL材料后沿着板层的y方向剖取的截面图。具体实施方式首先参见图1，示意性地且总体上示出了三维存储器10的一部分的等效电路的形式的三维存储器10的结构。这是上述三维阵列的具体示例。标准三维直角坐标系11作为基准，矢量x、y和z的每一个的方向与另两个垂直。用于选择性连接内部存储器元件与外部数据电路的电路优选形成在半导体基板13中。在该具体示例中，利用选择或转换装置Qxy的二维阵列，其中x给出了装置在x方向的相对位置，并且y给出了其在y方向的相对位置。例如，各装置Qxy可为选择栅极或选择晶体管。全局位线(GBLX)在y方向延伸，并且具有在x方向由下角标表示的相对位置。全局位线(GBLX)可分别与在x方向具有相同位置的选择装置Q的源极或漏极连接，尽管在读取期间以及在典型的编程期间，仅与特定全局位线连接的一个选择装置此时导通。各选择装置Q的源极和漏极的另一个与局部位线(LBLxy)之一连接。局部位线在z方向垂直延伸，并且在x(行)和y(列)方向形成规则的二维阵列。为了连接一组(在该示例中，指定为一行)局部位线与对应的全局位线，控制栅极线SGy延伸在x方向且与选择装置Qxy的单行的控制端子(栅极)连接，选择装置Qxy在y方向具有共同位置。因此，选择装置Qxy此时连接跨过x方向的一行局部位线(LBLxy)(在y方向具有相同位置)到对应的全局位线(GBLX)，取决于控制栅极线SGy接收的电压，该电压导通与其连接的选择装置。其余的控制栅极线接收保持它们连接的选择装置截止的电压。应注意，因为仅一个选择装置(Qxy)用于局部位线(LBLxy)的每一个，在x方向和y方向二者上跨过半导体基板的该阵列的间距可制作得非常小，并且因此存储器存储元件的密度很大。存储器存储元件Mzxy形成在多个平面中，该多个平面位于基板13之上在z方向不同距离的位置。图1中示出有两个平面1和2，但是一般地具有更多，例如4、6甚至更多个平面。在距离z的每个平面中，字线WLzy延伸在x方向，并且在局部位线(LBLxy)之间的y方向分隔。每个平面的字线WLzy单独地交叉在字线任何一侧上的相邻两个局部位线LBLxy。单独的存储器存储元件Mzxy连接在相邻于这些单独的交叉点的一个局部位线LBLxy和一个字线WLzy之间。单独的存储器元件Mzxy可通过在连接存储器元件的局部位线LBLxy和字线WLzy上施加适当的电压而寻址。该电压选择为提供导致存储器元件状态从现有状态转变到所希望的新状态所需的电刺激。这些电压的水平、持续时间和其它特性取决于存储器元件所用的材料。三维存储器单元结构的每个平面一般地由至少两层形成，其中一层中设置导电字线WLzy，另一层的介电材料将平面彼此电隔离。附加层也可存在于每个平面中，例如取决于存储器元件Mzxy的结构。这些平面在半导体基板彼此叠置地堆叠，局部位线LBLxy与每个平面的存储器元件Mzxy连接，局部位线通过每个平面延伸。图2是图示存储器系统的模块图，该存储器系统可采用图1的三维存储器10。感测放大器和I/O电路21连接为提供(在编程期间)和接收(在读取期间)图1的全局位线GBLX上并联的模拟电参量，其表示寻址存储器元件Mzxy中存储的数据。电路21一般地包含感测放大器用于在读取期间将这些电参量转换成数字数据值，其数字数值然后在线23上传输到存储器系统控制器25。相反，在阵列10中编程的数据由控制器25输送到感测放大器和I/O电路21，然后通过在全局位线GBLx上施加适当的电压将该数据编程在寻址的存储器元件中。对于二进制操作，一个电压电平一般地施加在全局位线上以表示二进制1，并且另一个电压电平表示二进制0。存储器元件为了读取或编程由各字线选择电路27和局部位线电路29施加在字线WLzy和选择栅极控制线SGy上的电压进行寻址。在图1的具体三维阵列中，选择的字线和在一个实例中通过选择装置Qxy连接到全局位线GBLx的局部位线LBLxy的任何一个之间设置的存储器元件可通过选择电路27和29施加适当的电压而为编程或读取进行寻址。存储器系统控制器25一般地从主机系统31接收数据且传送数据到主机系统31。控制器25通常包含大量的随机访问存储器(RAM)34，用于临时存储这样的数据和操作信息。被读取或编程的指令、信号状态和数据地址在控制器25和主机31之间交换。该存储器系统用广泛种类的主机系统操作。它们包括个人计算机(PC)、膝上计算机和其它便携式计算机、移动电话、个人数字助理(PDA)、数字相机、数字摄像机和便携式音频播放器。主机一般地包括内置插座33用于一个或多个类型的存储器卡或闪存驱动器，其接受存储器系统的配对的存储器系统插头35，但是某些主机要求使用适配器将存储器卡插入其中，其它类型的要求使用在其间的线缆。作为选择，存储器系统可作为主机系统的整体的一部分构建在主机系统中。存储器系统控制器25将从主机接收的指令传输到解码器/驱动器电路37。同样，存储器系统产生的状态信号从电路37传送到控制器25。在控制器几乎控制所有存储器操作的情况下，电路37可为简单的逻辑电路，或者可包括状态机控制执行给定指令所需重复的存储器操作的至少某些。从解码指令产生的控制信号从电路37施加到字线选择电路27、局部位线选择电路29以及感测放大器和I/O电路21。地址线39也从控制器连接到电路27和29，该控制器携带在阵列10内访问的存储器元件的物理地址，以执行来自主机的指令。物理地址对应于从主机系统31接收的逻辑地址，由控制器25和/或解码器/驱动器37进行转换。结果，通过施加适当的电压在选择装置Qxy的控制元件上，电路29部分地寻址阵列10内的指定的存储器元件，以连接所选择的局部位线(LBLxy)与全局位线(GBLX)。通过电路27施加适当的电压到阵列的字线WLzy完成寻址。尽管图2的存储器系统利用图1的三维存储器元件阵列10，但是该系统不限于仅利用该阵列结构。给定的存储器系统可选择性地结合该类型的存储器与其它类型包括闪存的存储器，例如，具有NAND存储器单元阵列结构、磁盘驱动器或某些其它类型存储器的闪存。其它类型的存储器可具有其自己的控制器，或者在某些情况下可与三维存储器单元阵列10共享控制器25，特别是如果在一个操作水平上的两种类型存储器之间有一定的兼容性。尽管图1的阵列中存储器元件Mzxy的每一个可单独寻址以根据引入的数据改变其状态或者读取其现有的存储状态，但是当然优选的是在并联的多个存储器元件的单元中编程和读取该阵列。在图1的三维阵列中，一个平面上的一行存储器元件可平行编程和读取。平行操作的存储器元件数取决于连接到选择的字线的存储器元件数。在某些阵列中，字线可分段(图1中没有示出)，从而仅沿着长度连接的存储器元件总数的一部分可以进行用于平行操作的寻址，即，连接到各段中选择的一段的存储器元件。数据已经变得陈旧的先前编程的存储器元件从它们先前的编程状态寻址且再编程。并行再编程的存储器元件的状态因此通常彼此之间具有不同的开始状态。这对很多存储器元件材料是可接受的，但是通常在重新编程一组存储器元件前，优选重新设置该组存储器元件为一共同状态。为此目的，存储器元件可分组成块，在准备给它们进行后续编程前，其中每个块的存储器元件同时复位到一共同状态，优选为编程状态的一个。如果所用的存储器元件的材料特征从第一状态改变到第二状态所用的时间远小于其从第二状态改变到第一状态所用的时间，则复位操作优选选择为引起进行较长时间的转变。然后，编程比复位要快。复位的时间较长通常是没有问题的，因为复位除了陈旧数据不包含任何东西的存储器元件块一般地在后台以高百分比的情况完成，因此不会不利地影响存储器系统的编程性能。通过利用存储器元件的块复位，可变电阻存储器元件的三维阵列可以以与电流闪存单元阵列类似的方式操作。复位存储器元件的块到一共同状态对应于擦除闪存单元块到擦除状态。这里的存储器元件的各块可进一步分成存储器元件的多个页，其中一页的存储器元件一起编程和读取。这类似于使用闪存的页。各页的存储器元件一起编程和读取。当然，在编程时，要存储表示为复位状态的数据的那些存储器元件不从复位状态改变。需要改变到另一个状态以便表示其中存储数据的那些页存储器元件使其状态由编程操作改变。使用这样块和页的示例示出在图3中，其提供图1的阵列的平面1和2的平面示意图。通过每个平面延伸的不同字线WLzy和通过平面延伸的局部位线LBLxy以二维方式示出。各块由连接到一个字线两侧的存储器元件构成，或者如果字线是分段的，则由连接到在单个平面中的字线的一段的两侧的存储器元件构成。因此，在阵列的每个平面中有非常大量的这样的块。在图3所示的块中，连接到一个字线WL12两侧的存储器元件M114、M124、M134、M115、M125和M135的每一个形成块。当然，将有更多的存储器元件沿着字线长度连接，但是为了简单起见仅示出了它们中的几个。每个块的存储器元件连接在单一字线和局部位线的不同一个之间，也就是，对于图3所示的块，在字线WL12和各局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33之间。图3还示出一页。在所描述的具体实施例中，每个块有两页。一页由沿着块的字线一侧的存储器元件形成，并且另一页由沿着字线的相对侧的存储器元件形成。图3标出的示例性页由存储器元件M114、M124和M134形成。当然，一页将一般地具有非常大量的存储器元件，以便同时能编程和读取大量的数据。为了说明的简便起见，图3的页仅包括几个存储器元件。现在将描述图2的存储器系统中阵列10操作时图1和3的存储器阵列的示例性复位、编程和读取操作。对于这些示例，使存储器元件Mzxy的每一个包括非易失性存储器材料，通过在存储器元件上施加不同极性的电压(或电流)或者相同极性但不同大小和/或持续时间的电压，可在两个不同电阻水平的稳定状态之间转换。例如，一种类型的材料可设置为在一个方向电流流过元件成为高电阻状态，并且在另一个方向电流流过元件成为低电阻状态。或者，在采用相同电压极性转换的情况下，一个元件可需要高电压和短时间转换到高电阻状态以及低电压和长时间转换到低电阻状态。这是各存储器元件的两个存储器状态，表示数据的一个位的存储，是0或1，取决于存储器元件的状态。为了复位(擦除)存储器元件的块，该块中的存储器元件设置成它们的高电阻状态。该状态将指定为逻辑数据状态1，继之以电流闪存阵列中所用的转换，但是可选择性地指定为0。如图3的示例所示，一个块包括电连接到一条字线WL或其段的所有的存储器元件。一个块是一起复位的阵列中存储器元件的最小单元。它可包括几千个存储器元件。如果字线一侧上的一行存储器元件包括1000存储器元件，例如，一个块在字线的两侧上的两行具有2000个存储器元件。以图3所示的块作为示例，可采用下面的步骤复位一个块的所有存储器元件：1.由图2的感测放大器和I/O电路21设置所有的全局位线(图1和3的阵列中的GBL1、GBL2和GBL3)到零电压。2.设置在块的一个字线的任一侧上的至少两个选择栅极线到H'伏，从而字线在y方向的每一侧上的局部位线通过它们的选择装置连接到它们各自的全局位线，并且因此使其为零伏。使电压H'足够高以导通选择装置Qxy，例如，在1-3伏的范围，一般地为2伏。图3所示的块包括字线WL12，从而字线任何一侧上的选择栅极线SG2和SG3(图1)由图2的电路29设置为H'伏，以便导通选择装置Q12、Q22、Q32、Q13、Q23和Q33。这使x方向延伸的两个相邻行中的局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33的每一个连接到全局位线GBL1、GBL2和GBL3的各自一个。在y方向彼此相邻的两个局部位线连接到单一的全局位线。这些局部位线然后设置为全局位线的零伏。其余的局部位线优选保持不连接且使其电压浮动。3.将要复位的块的字线设置为H伏。该复位电压值取决于存储器元件中的转换材料，并且可在一伏的几分之一至几伏之间。阵列的所有其它字线，包括选择平面1的其它字线和其它没有选择平面上的所有字线，设置为零伏。在图1和3的阵列中，字线WL12设在H伏，而阵列中所有其它字线设在零伏，全部通过图2的电路27。结果是H伏施加在块的存储器元件的每一个上。在图3的示例性块中，这包括存储器元件M114、M124、M134、M115、M125和M135。对于作为示例所用的存储器材料的类型，通过这些存储器元件产生的电流使已经不在高电阻状态的任何一个存储器元件进入复位状态。应注意，没有迷途电流流动，因为仅一个字线具有非零电压。块的一个字线上的电压可使电流仅通过块的存储器元件流到地。也没有什么因素能驱动未选择和电浮置的局部位线至H伏，从而在块外的阵列的任何其它存储器元件上不存在电压差。因此没有电压施加在其它块中未选择的存储器元件上，这可能导致它们被非有意地干扰或复位。还应注意，多重块可通过设置字线和相邻选择栅极的任何组合分别为H或H'而同时复位。在此情况下，这样做的不利影响仅为增加了同时复位增加了存储器元件所需的电流量。这影响了所需电源的尺寸。一页的存储器元件优选同时编程，以便提高存储器系统操作的一致性。图3所示页的放大图提供在图4中，增加注释以图示编程操作。页的各存储器元件开始在它们的复位状态，因为其块的所有存储器元件先前已经复位。这里取复位状态表示逻辑数据1。对于这些存储器元件的任何一个，为了根据编程为页的输入数据存储逻辑数据0，那些存储器元件转换成它们的低电阻状态、它们的复位状态，而页的其余存储器元件保持在复位状态。为了编程一个页，仅一行选择的装置导通，导致仅一行局部位线连接到全局位线。该连接选择性地允许块的两页的存储器元件在两个顺序编程周期内编程，然后使复位中的存储器元件数与编程单元相等。参见图3和4，存储器元件M114、M124和M134的所示一页内的示例性编程操作描述如下：1.全局位线上设置的电压是根据存储器系统编程所接收的数据图案。在图4的示例中，GBL1携载逻辑数据位1，GBL2携载逻辑位0，并且GBL3携载逻辑位1。位线分别设置为对应的电压M、H和M，如所示，其中M电位电压为高，但不足以编程存储器元件，并且H电位高至足以迫使存储器元件成为编程状态。M电位电压可约为H电位电压的一半，在零伏和H之间。例如，M电位可为0.7伏，并且H电位可为1.5伏。用于编程的H电位不必与复位或读取所用的H电位相同。在此情况下，根据所接收的数据，存储器元件M114和M134保持在复位状态，而存储器元件M124被编程。因此，编程电压仅通过下面的步骤施加到该页的存储器元件M124。2.在选择的字线WL12的情况下，设置要编程的该页的字线为0伏。这是与其连接的该页的存储器元件的唯一字线。所有平面上的其它字线的每一个设置为M电位。这些字线电压通过图2的电路27施加。3.设置所选字线任何一侧之下和之上的选择栅极线之一到H'电压电平，以便选择一页用于编程。对于图3和4所示的页，H'电压施加在选择栅极线SG2上，以便导通选择装置Q12、Q22和Q32(图1)。所有其它选择栅极线，即在该示例中的线SG1和SG3，设置为0伏，以便保持它们的选择装置截止。选择栅极线电压由图2的电路29施加。这将一行局部位线连接到全局位线，并且保持所有其它的局部位线浮置。在该示例中，一行局部位线LBL12、LBL22和LBL32通过导通的选择装置连接到各全局位线GBL1、GBL2和GBL3，而该阵列的所有其它局部位线(LBL)保持为浮置。对于上述示例性存储器元件材料，该操作的结果是编程电流IPROG通过存储器元件M124传送，因此导致存储器元件从复位状态改变到设置(编程)状态。连接在选择的字线WL12和施加了编程电压电平H的局部位线(LBL)之间的其它的存储器元件(未示出)也如此。施加上面所列编程电压的相对时间的示例是开始设置一页上所选字线任何一侧上的所有的全局位线(GBL)、所选的选择栅极线(SG)、所选的字线和两个相邻字线和两个相邻字线全部为电压电平M。此后，GBL的所选的一个根据编程的数据升高到电压电平H，而对于编程周期的持续时间同时降低所选字线的电压至0伏。平面1中除了选择的字线WL12之外的字线以及未选择的其它平面中的所有字线可弱驱动至M、某一较低的电压或允许浮置，以便减小作为图2的电路27一部分的字线驱动器必须给出的功率。通过浮置选择的行之外的所有局部位线(在该示例中，几乎所有的LBL12、LBL2和LBL3)，电压可轻松地连接到所选平面1的外部字线以及其它平面的字线，其它平面允许在连接在浮置局部位线和相邻字线之间的低电阻状态(编程)下通过存储元件浮置。这些选择的平面的外部字线和未选择的平面中的字线，尽管允许浮置，可最终通过编程的存储器元件的结合而驱动到电压电平M。在编程操作期间一般地具有寄生电流，可能增加必须通过所选字线和全局位线提供的电流。在编程期间，有两个寄生电流源，一个是在不同块中的相邻页中，另一个在相同块中的相邻页中。第一个示例是图4所示的电流Ip1，来自在编程期间已经升高至电压电平H的局部位线LBL22。存储器元件M123连接在其字线WL11上的该电压和电压电平M之间。该电压差可导致寄生电流Ip1流动。由于在局部位线LBL12或LBL32和字线WL11之间没有这样的电压差，所以没有这样的寄生电流流过存储器元件M113或M133的任何一个，结果，这些存储器元件根据编程的数据保持在复位状态。其它的寄生电流可类似地从相同的局部位线LBL22流动到其它平面中的相邻字线。这些电流的存在可能限制了存储器系统中可能包括的平面数，因为总电流可能随着平面数的增加而增大。编程的限制是存储器电源的电流容量，从而平面的最大数量在电源的尺寸和平面数之间折中。在多数情况下，一般可采用4-8个平面数。编程期间的其它寄生电流源是到相同块中的相邻页。保持浮置的局部位线(几乎所有的但是除了连接到要编程存储器元件行的那些)倾向于通过任何平面上的任何编程存储器元件驱动到未选择字线的电压电平M。这进而可导致寄生电流流动在选择的平面中从M电压电平的这些局部位线到处于零伏的选择字线。这样的示例由图4所示的电流Ip2、Ip3和Ip4给出。总之，这些电流远小于上面讨论的其它寄生电流Ip1，因为这些电流仅在存储器元件的导电状态下流过那些在选择平面中相邻于选择的字线的存储器元件。上述编程技术保证了选择的页被编程(局部位线在H，选择字线在0)，并且相邻的未选择的字线在M。如前所述，其它的未选择字线可弱驱动到M或者开始驱动到M然后保持浮置。作为选择，远离选择的字线的任何平面中的字线(例如，离开5个字线以上)也可保持不充电(接地)或者浮置，因为流动至它们的寄生电流与识别的寄生电流相比低至忽略不计，因为它们必须流过五个或更多个ON装置(处于低电阻状态下的装置)的系列组合。这可降低通过充电大量字线引起的功率损耗。尽管上面的描述假设编程页的每个存储器元件达到其具有编程脉冲一次性施加所希望的ON值，但是NOR或NAND闪存技术中通常所用的程序校验技术可选择性地使用。在该过程中，对给定页的完整编程操作包括一系列的单独编程操作，其中ON电阻上的较小变化发生在每个程序操作内。每个程序操作之间穿插校验(读取)操作，其决定单独的存储器元件是否已经达到其所希望的与存储器元件中编程的数据一致的电阻或电导系数的编程水平。当验证达到了所希望的电阻或导电系数值时，用于每个存储器元件的编程/校验的程序终止。在所有编程的存储器元件校验为已经达到其所希望的编程值后，则完成了存储器元件的该页的编程。该技术的示例描述在美国专利5,172,338中。首先参见图5，描述了存储器元件一页的平行读取状态，例如存储器元件M114、M124和M134。示例性读取过程的步骤如下：1.设置所有的全局位线GBL和所有的字线WL到电压VR。电压VR只不过是便利的基准电压且可为任何数值，但一般地在0和1伏之间。通常，对于发生重复读取的操作模式，设置阵列中所有的字线为VR是很便利的，以便减少寄生读取电流，即使这要求充电所有的字线。然而，作为选择，仅需升高所选择的字线(图5中的WL12)、与所选择的字线在相同位置的其它平面的每一个中的字线以及所有平面中的恰好相邻的字线至VR。2.为了限定要读取的页，通过在相邻于所选字线的控制线上施加电压而导通一行选择的装置。在图1和5的示例中，电压施加到控制线SG2，以便导通选择装置Q12、Q22和Q32。这连接一行局部位线LBL12、LBL22和LBL32到它们的各自的全局位线GBL1、GBL2和GBL3。这些局部位线然后连接到各感测放大器(SA)，其呈现在图2的感测放大器和I/O电路21中，并且假设它们要连接到全局位线的电位VR。所有其它的局部位线LBL允许浮置。3.设置选择的字线(WL12)到电压VR±Vsense。Vsense的符号根据感测放大器选择，并且具有约0.5伏的大小。所有其它字线上的电压保持相同。4.感测电流流入(VR+Vsense)或流出(VR-Vsense)每个感测放大器时间T。它们是电流IR1、IR2和IR3，示出为流过图5的示例的寻址存储器元件，其与各存储器元件M114、M124和M134的编程状态成比例。存储器元件M114、M124和M134的状态通过连接到各全局位线GBL1、GBL2和GBL3的感测放大器和I/O电路21内的感测放大器的二进制输出给出。这些感测放大器输出然后在线23(图2)上发送到控制器25，然后提供读取数据到主机31。5.通过从选择栅极线(SG2)去除电压而截止选择装置(Q12、Q22和Q32)，以便断开局部位线与全局位线，并且返回选择的字线(WL12)到电压VR。这样读取操作期间的寄生电流有两个不希望的效果。随着编程，寄生电流位置提高了对存储器系统电源上的要求。另外，寄生电流可能存在为不正确地包括在电流中，尽管正在读取寻址的存储器元件。因此，如果这样的寄生电流足够大，则这可导致错误地读取结果。与编程情况一样，除了选择行外的所有局部位线(图5的示例中的LBL12、LBL22和LBL32)浮置。但是浮置的局部位线的电位可通过任何存储器元件驱动到VR，该存储器元件处于编程(低电阻)状态且连接在任何平面中的浮置局部位线和VR处字线之间。在编程情况(图4)下可与IP1相比的寄生电流在数据读取期间不存在，因为选择的局部位线和相邻的未选择的字线二者都在VR。然而，寄生电流可流过连接在浮置局部位线和选择的字线之间的低电阻存储器元件。在编程期间(图4)，这些可与电流Ip2、Ip3和Ip4比较，在图5中表示为Ip5、Ip6和Ip7。这些电流的每一个可在大小上等于通过寻址存储器元件的最大读取电流。然而，这些寄生电流从电压VR的字线流动到电压VR±Vsense的选择的字线，而不流过感测放大器。这些寄生电流不流过感测放大器与其连接的选择的局部位线(图5中的LBL12、LBL22和LBL32)。尽管它们对功率消耗有贡献，但是这些寄生电流不会因此引起感测错误。尽管相邻的字线应处于VR以最小化寄生电流，但是与编程的情况一样，可希望弱化驱动这些字线甚至允许它们浮置。在一个变化中，选择的字线和相邻的字线可预充电到VR，然后允许浮置。在给感测放大器施加能量时，可将它们充电至VR，从而这些线上的电位由来自感测放大器的基准电压(与来自字线驱动器的基准电压相反)准确地设置。这可能在选择的字线充电到VR±Vsense前发生，但是不测量感测放大器电流直至完成此充电的瞬间。基准单元也可包括在存储器阵列10内以便利任何一个或所有的公共数据操作(擦除、编程或读取)。基准单元是结构上尽可能接近于与数据单元相同的单元，其中电阻设置为特定值。它们可用于消除或跟踪数据单元的电阻漂移，其与存储器的操作期间可能变化的温度、过程不一致、重复编程、时间或其它单元特性相关。典型地，它们设置为具有在一个数据状态下存储单元的最高可接受低电阻值之上的电阻(例如ON电阻)以及在另一个数据状态下存储器元件的最低可接受高电阻值之下的电阻(例如OFF电阻)。基准单元可为整个平面或整个阵列，或者可包含在每个块或页内。在一个实施例中，多重基准单元可包含在每个页内。这样单元的数量可仅为几个(少于10个)，或者可高达每个页内单元总数的百分之几。在此情况下，基准单元一般地独立于页内的数据在单独的操作中复位且写入。例如，它们可在工厂设置一次，或者它们可在存储器阵列的操作期间设置一次或多次。在上述的复位操作期间，所有的全局位线设置为低，但是这可修改为仅设置与存储器元件相关的全局位线复位到低值，而与基准单元相关的全局位线设置为中间值，因此抑制它们复位。作为选择，为了复位给定块内的基准单元，与基准单元相关的全局位线设置为低值，而与数据单元相关的全局位线设置为中间值。在编程期间，该过程反过来，并且与基准单元相关的全局位线升高至高值以设置基准单元到所希望的ON电阻，而存储器元件保持在复位状态。一般地，编程电压或次数将改变以编程基准单元到比编程存储器元件时更高的ON电阻。例如，如果每个页中的基准单元数选择为数据存储的存储器元件数的1％，则它们可沿着每个字线物理地改变，从而每个基准单元与其相邻者分开100个数据单元，并且与读取基准单元相关的感测放大器可与读取数据的介入的感测放大器共享基准信息。基准单元可在编程期间使用，以保证数据以充足的余量编程。有关在页内采用基准单元的进一步信息可参见美国专利6,222,762、6,538,922、6,678,192和7,237,074。在特定实施例中，基准单元可用于大致消除阵列中的寄生电流。在此情况下，基准单元(一个或多个)的电阻值设置到复位状态的电阻值，而不是复位状态和前述数据状态之间的电阻值。每个基准单元中的电流可由其相关的感测放大器测量，并且该电流从相邻数据单元减去。在此情况下，基准单元大致接近流动在其通过的存储器阵列区域中的寄生电流，并且类似于在数据操作期间流动在阵列区域中的寄生电流。该纠正可应用于二步操作中(测量基准单元中的寄生电流，随后从数据操作期间获得的值减去该值)或者同时具有数据操作。同时操作的一种方法是能使用基准单元调整相邻数据感测放大器的时序或基准电平。其示例示出在美国专利7,324,393中。在传统的可变电阻存储器元件的二维阵列中，通常包括与交叉位线和字线之间的存储器元件串联的二极管。二极管的主要目的是在复位(擦除)、编程和读取存储器元件期间减小寄生电流的数量和大小。这里的三维阵列的主要优点是所产生的寄生电流较少，并且因此与其它类型的阵列相比减小了阵列操作上的负面影响。二极管也可与三维阵列的各存储器元件串联连接，因为在其它类型的可变电阻存储器元件的阵列中普遍这样做，以便进一步减少寄生电流数，但是这样做也有缺点。首先，制造工艺变得更加复杂。增加掩模和增加制造步骤是必然的。再者，因为硅p-n二极管的形成通常要求至少一个高温步骤，所以字线和局部位线不能由具有低熔点的金属制造，例如通常用在集成电路制造中的铝，这是因为它可能在随后的高温步骤中熔化。使用金属或包括金属的合成材料是优选的，因为其导电性高于典型用于位线和字线的导电掺杂多晶硅材料，这是因为要暴露到这样的高温环境。专利申请公开US2009/0001344Al中给出了电阻转换存储器元件阵列的示例，其具有的二极管形成为各存储器元件的一部分。由于在这里的三维阵列中减少了寄生电流数，可控制总的寄生电流的大小，而不采用这样的二极管。除了较简单的制造工艺外，没有二极管允许双极操作；也就是，转换存储器元件从其第一存储器状态到其第二存储器状态的电压极性与转换存储器元件从其第二存储器状态到其第一存储器状态的电压极性相反的操作。在单极操作(相同的极性电压用于转换存储器元件从其第一存储器状态到第二存储器状态以及从其第二存储器状态到第一存储器状态)之上的双极操作的优点是减小转换存储器元件的功率以及存储器元件可靠性上的改善。双极性操作的优点可见于导电丝为用于转换的物理机构的形成和毁坏的存储器元件中，与由金属氧化物和固体电解材料制造的存储器元件中的一样。寄生电流的水平随着平面的数量和沿着每个平面内的各字线连接的存储器元件的数量而增加。但是，因为每个平面上的字线的数量对寄生电流量的影响不显著，所以所述平面可分别包括大量的字线。由沿着各字线的长度连接的大量存储器元件产生的寄生电流可通过将字线分段成几个存储器元件部分而进一步控制。然后，在沿着每个字线的一个段连接的存储器元件上执行擦除、编程和读取操作，而不是沿着该字线的整个长度连接的所有数量的存储器元件上执行上述操作。这里描述的可再编程非易失性存储器阵列具有很多优点。半导体基板的每单位面积的可存储数字数据的数量是高的。每数据存储位的制造成本较低。对于整个平面堆叠仅需要几次掩模，而不需要每个平面的单独成组掩模。局部位线与基板的连接数在其它多个平面结构上显著减少，其它多个平面结构不采用垂直局部位线。该结构消除了对每个存储器单元具有与电阻存储器元件串联的二极管的需求，因此进一步简化了制造工艺且能采用金属导电线。再者，操作阵列所需的电压远低于当前售卖的闪存使用的电压。因为每个电路通道的至少一半是垂直的，所以呈现在大交叉点阵列中的电压降显著减小。由于较短的垂直部件而减短了长度的电流通道意味着在每个电流通道上大致具有一半数量的存储器单元，并且因此在数据编程或读取操作期间漏电流随着干扰的未选择的单元数量而减少。例如，如果有N个单元与字线相关且N个单元与传统阵列中的等长度的位线相关，则有2N个单元与每个数据操作相关或接触。在这里描述的垂直局部位线结构中，有n个单元与位线相关(n是平面数，并且一般地为很小的数，例如4至8)，或者N+n个单元与数据操作相关。对于很大的N，这意味着受数据操作影响的单元数量大致为传统三维阵列中的单元数量的一半。用于存储器储存元件的材料用于图1的阵列中的非易失性存储器储存元件Mzxy的材料可为硫族化物(chalcogenide)、金属氧化物或显示电阻稳定、可逆移动的很多材料中的任何一种，该电阻的稳定、可逆移动是响应于所施加的外部电压或通过该材料的电流。金属氧化物的特征在于在开始沉积时是绝缘的。一种适当的金属氧化物是钛的氧化物(TiOx)。采用该材料的先前报告的存储器元件示出在图6中。在此情况下，近化学计量的TiO2体材料在退火工艺中改变以在底部电极附近产生缺氧层(或具有氧空位的层)。顶部铂电极，具有高功函，对电子产生高Pt/TiO2势垒。结果，在适度的电压(在一伏之下)，非常低的电流流过该结构。底部Pt/TiO2-x势垒因氧空位(O+2)的存在而降低，并且表现为低电阻接触(欧姆接触)。(已知TiO2中的氧空位用作n型掺杂剂，在导电掺杂半导体中变换绝缘氧化物)所形成的复合结构处于非导电(高电阻)状态。但是，当大的负电压(例如1.5伏)施加在该结构上时，氧空位移向顶部电极，并且结果，势垒Pt/TiO2减小，并且相对高的电流可流过该结构。于是，该装置为低电阻(导电)状态。其它报告的实验显示传导发生在TiO2的丝状区域中，多半沿着晶粒边界。在图6的结构上通过施加大电压破坏导电通道。在该正偏压下，氧空位从顶部Pt/TiO2势垒附近运动离开，并且破坏丝。该装置返回到其高电阻状态。导电和非导电状态二者是非易失性的。通过施加约0.5伏的电压，感测存储器储存元件的传导可容易地决定存储器元件的状态。尽管这样的具体传导机理可能不应用于所有的金属氧化物，但是，作为一族，它们具有类似的性能：在施加适当的电压时从低导电状态转变到高导电发生状态，并且该两个状态是非易失性的。其它材料的示例包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。适当的顶部电极包括具有高功函的金属(一般地>4.5eV)，能在与金属氧化物接触中吸收氧以在接触点产生氧空位。某些示例为TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAIN、TaAIN、TiSiN、TaSiN、IrO2。底部电极的适当材料为任何导电的富氧材料，例如Ti(O)N、Ta(O)N、TiN和TaN。电极的厚度一般地为1nm或更大。金属氧化物的厚度通常在5nm至50nm的范围内。适合于存储器储存元件的另一类材料是固体电解质，但是，由于它们在沉积时是导电的，所以需要形成各存储器元件且彼此隔离。固体电解质某种程度上类似于金属氧化物，并且假定的导电机理为在顶部电极和底部电极之间形成金属丝。在该结构中，通过将来自一个电极(可氧化的电极)的离子溶解进单元的主体(固体电解质)中而形成该丝。在一个示例中，固体电解质包含银离子或铜离子，并且可氧化电极优选为夹在过渡金属硫化物或硒化物材料中的金属，例如Ax(MB2)1-x，其中A是Ag或Cu，B是S或Se，并且M是过渡金属，例如Ta、V或Ti，并且x的范围为约0.1至约0.7。这样的成分最小化了氧化不需要的材料成为固体电解质。这样成分的一个示例是Agx(TaS2)1-x。交替成分材料包括α-AgI。其它的电极(中立电极或中性电极)应为良好的电导体，而保持在固体电解质材料中不溶解。示例包括金属和化合物，例如，W、Ni、Mo、Pt、金属硅化物等。固体电解质材料的示例为：TaO、GeSe或GeS。适合于用作固体电解质单元的其它材料是：Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化电极，中间材料是固体电解质，并且第三材料是中立(中性)电极。固体电解质的典型厚度为30nm和100nm之间。近年来，已经广泛地研究碳作为非易失性存储器材料。作为非易失性存储器元件，碳通常采用两种形式，导电(或石墨烯类碳)和绝缘(或非晶碳)。这两种类型碳材料的差别是碳化学键的含量，所谓的sp2和sp3杂化数。在sp3构造中，碳化合价电子保持很强的共价键，并且作为sp3杂化的结果是非导电的。sp3构造占优势的碳膜通常称为四面体非晶碳或金刚石等。在sp2构造中，不是所有的碳原子价电子保持为共价键。弱紧密电子(Φ键)贡献于使大部分sp2构造的导电碳材料导电。碳电阻转换非易失性存储器的操作基于这样的事实：能通过施加适当的电流(或电压)脉冲到碳结构而变换sp3构造到sp2构造。例如，当非常短(1-5纳秒)高振幅电压脉冲施加在材料上时，随着材料sp2变成sp3形式(复位状态)，导电性被极大地降低。理论上由该脉冲产生的高局部温度导致材料的无序，并且如果脉冲非常短，则碳“淬火”成非晶状态(sp3杂化)。另一方面，在复位状态下，施加低电压较长的时间(约300纳秒)导致材料的一部分变成sp2形式(“设置”状态)。碳电阻转换非易失性存储器元件具有电容器状构造，其中顶部电极和底部电极由高温熔点金属制造，例如W、Pd、Pt和TaN。近来对碳纳米管(CNT)作为非易失性存储器材料的应用一直存在显著的关注。(单壁)碳纳米管是碳的中空圆柱，一般地，一个碳原子厚的卷曲且自封闭片的典型直径为约1-2nm，并且长度为几百倍于该直径。这样的纳米管可显示出非常高的导电性，并且关于与集成电路制造的兼容性已经提出了各种建议。已经提出了包封短CNT在惰性粘合剂矩阵内以形成CNT纤维。这些可采用旋涂或喷涂沉积在硅晶片上，并且随着施加，CNT相对于彼此具有随机方向性。当电场施加在该纤维上时，CNT倾向于柔软或自身对齐，从而改变了纤维的导电性。从低到高电阻以及相反的转换机理不好理解。与其它的碳基电阻转换非易失性存储器一样，CNT基存储器具有电容器状构造，其顶部和底部电极由诸如上述的高熔点金属制造。适合于存储器储存元件的另一类材料是相变材料。一组优选的相变材料包括硫族化合物玻璃，常规成分GexSbyTez，其中优选x＝2，y＝2，且z＝5。GeSb也发现是有用的。其它的材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和这些基础元素的各种其它组合。厚度的通常范围是1nm至500nm。转换机理的通常可接受的解释是：当高能量脉冲施加非常短的时间以使材料的一个区域熔化时，该材料“淬火”成非晶状态，其是低导电状态。当较低能量的脉冲施加较长时间从而温度保持在晶化温度之上但在熔点温度之下时，该材料结晶以形成高导电性的多晶相。这些装置通常采用子-光刻柱与加热器电极结合而制造。通常经受相变的局部区域可设计为对应于台阶边缘上的过渡区，或者材料穿过低热导电材料中蚀刻的窄槽的区域。接触电极可为任何高熔点金属，例如TiN、W、WN和TaN，厚度为1nm至500nm。应注意，大部分前述示例中的存储器材料利用其任何一侧上的电极，其成分具体选择。在这里的三维存储器阵列的实施例中，其中字线(WL)和/或局部位线(LBL)也通过与存储器材料直接接触而形成这些电极，这些线优选由上面描述的导电材料制造。在采用附加导电段用于两个存储器元件电极的至少一个的实施例中，这些段因此由上述材料制造，用于存储器元件电极。操纵元件通常结合在可控电阻型存储器储存元件中。操纵元件可为晶体管或二极管。尽管这里描述的三维结构的优点是这样的操纵元件不是必须的，但是可能存在特定的构造希望包括操纵元件。二极管可为p-n结(非必须为硅)、金属/绝缘体/绝缘体/金属(MIM)或肖特基型金属/半导体接触，但是可选择性地为固体电解质元件。这种类型二极管的特性是：对于存储器阵列中的纠正操作，必须在每个寻址操作期间转换“导通”和“截止”。直到寻址存储器元件，二极管处于高电阻状态(“截止”状态)，并且“屏蔽”电阻存储器元件不受干扰电压的影响。为了访问电阻存储器元件，需要三个不同的操作：a)将二极管从高电阻转换为低电阻，b)通过将适当的电压施加在二极管上或使电流通过二极管而编程、读取或复位(擦除)存储器元件，以及c)复位(擦除)二极管。在某些实施例中，这些操作的一个或多个可结合在相同的步骤中。复位二极管可通过施加相反的电压到包括二极管的存储器元件而实现，这导致二极管的细丝崩溃，并且二极管返回到高电阻状态。为了简单起见，上面的描述考虑了存储一个数据值在每个单元内的最简单情况：每个单元是复位或设置的任何一个且保持一个数据位。然而，本申请的技术不限于该简单的情况。通过采用导通电阻的不同值且设计感测放大器能在几个这样值之间区别，每个存储器元件可保持多个位的数据在多层单元(MLC)中。这样操作的原理描述在前面引用的美国专利5,172,338中。应用于存储器元件的三维阵列的MLC技术的示例包括Kozicki等人的标题为Multi-bitMemoryUsingProgrammableMetallizationCellTechnology的文章，ProceedingsoftheInternationalConferenceonElectronicDevicesandMemory,Grenoble,France,June12-17,2005,pp.48-53以及Schrogmeier等人的“TimeDiscreteVoltageSensingandIterativeProgrammingControlfora4F2MultilevelCBRAM”(2007SymposiumonVLSICircuits)。传统上，二极管通常与存储器阵列的可变电阻元件串联连接，以便减少可能流过它们的漏电流。本发明中描述的高度紧凑3D可再编程存储器具有不要求二极管与每个存储器元件串联的结构，而能保持漏电流较低。(当然，利用二极管将进一步控制漏电流，但是代价是更多的工艺，和可能占用更大的空间。)通过短的局部垂直位线时可能的，局部垂直位线选择性连接到一组全局位线。这样，3D存储器的结构必须分段，并且减少各通道之间网状的连接。即使3D可再编程存储器具有允许减少漏电流的结构，也希望进一步减少漏电流。如前所述且根据图5，寄生电流可在读取操作期间存在，并且这些电流具有两种不希望的作用。第一，它们导致较高的能耗。第二，并且更为严重的，它们可能发生在要感测的存储器元件的感测通道中，导致错误读取感测电流。图7示出了图1和图3所示3D存储器的多个平面上的读取偏压和漏电流。图7是沿着图1所示存储器的立体3D图的一部分的x方向剖取的通过4个平面的截面图。应当清楚，尽管图1示出了基板和2个平面，但是图7示出了基板和4个平面，以更好地说明从一个平面到另一个平面电流泄漏的效果。根据图5描述的一般原理，在决定图7中的存储器元件200的电阻状态时，偏压施加在存储器元件上，并且感测其元件电流IELEMENT。存储器元件200位于平面4上，并且可通过选择字线210(Sel-WLi)和局部位线220(Sel-LBLj)访问。例如，为了施加偏压，所选择的字线210(Sel-WLi)设置为0V，并且对应的所选局部位线220(Sel-LBLj)通过由感测放大器240导通的选择栅极222设置为基准值，例如0.5V。如果所有平面中的所有其它未选择的字线也设置为基准值0.5V且所有未选择的局部位线也设置为基准值0.5V，则由感测放大器240感测的电流将调整为存储器元件200的IELEMENT。图1和图7所示的结构具有未选择局部位线(LBLj+1,LBLj+2,...)以及对感测放大器240全部共享相同的全局位线250(GBLi)的所选局部位线(Sel-LBLj)。在存储器元件200的感测期间，未选择的局部位线可通过使它们的诸如栅极232的各选择栅极截止而仅与感测放大器240隔离。这样，未选择的局部位线保持浮置，并且将通过0.5V的相邻节点连接到基准值0.5V。然而，相邻节点不严格为基准值0.5V。这是由于每个字线(图7中垂直于平面)中的有限的电阻，随着远离施加0.5V的字线的一端而导致渐次的电压降。这最终导致浮置，相邻的未选择的局部位线连接到与基准值0.5V略微不同的电压。在此情况下，如图7中的断开流线所示，在选择和未选择的局部位线之间存在漏电流。于是，感测的电流为IELEMENT+漏电流，而不是刚好为IELEMENT。该问题的加剧将增加字线的长度和电阻。另一个3D存储器结构包括布置成三维图案的存储器元件，由具有x、y和z方向的直角坐标限定，并且多个平行平面堆叠在z方向。每个平面中的存储器元件由多个字线和与多个全局位线串联的局部位线访问。在z方向，多个局部位线通过多个平面且布置成二维矩形阵列，具有x方向的行和y方向的列。每个平面中的多个字线延伸在x方向且在其间的y方向分隔，并且与各平面中的多个局部位线分开。非易失性、可再编程存储器元件设置为靠近字线和局部位线之间的交叉点，并且可通过字线和位线访问，其中一组存储器元件由公用字线和一行局部位线平行访问。3D存储器具有单侧字线结构，其每个字线专门地连接到一行存储器元件。这通过为每行存储器元件提供一个字线而实现，而不是在两行存储器元件之间共享一个字线，并且在阵列上穿过字线连接存储器元件。尽管存储器元件的行也由局部位线的对应行访问，但是没有用于局部位线行的连接延伸超过字线。前面已经描述了双侧字线结构，其中每个字线连接到与局部位线的两个对应行相关的存储器元件的两个相邻行，一个相邻行沿着字线的一侧，并且另一个相邻行沿着另一侧。例如，如图1和图3所示，字线WL12在一侧上连接到分别与局部位线(LBL12,LBL22,LBL32,...)相关的存储器元件(M114，M124，M134...)的第一行(或页)，并且另一侧还连接到分别与局部位线(LBL13,LBL23,LBL33,...)相关的存储器元件(M115,M125,M135,...)的第二行(或页)。图8示出了示意性单侧字线结构。每个字线连接到与仅一侧上的局部位线的一行相关的存储器元件的相邻行。具有图1所示双侧字线结构的3D存储器阵列可修改为单侧字线结构，其中每个字线除了在阵列边缘的那些外由一对字线置换。这样，每个字线专门地连接到一行存储器元件。因此，图1所示的字线WL12由一对字线WL13和WL14在图8中置换。可见WL13连接到一行存储器元件(M114,M124,M134,...)，并且WL14连接到一行存储器元件(M115,M125,M135,...)。如前所述，一行存储器元件构成平行读取或写入的页。图9示出了具有单侧字线结构的3D阵列的一个平面和基板。同样，从图3的双侧字线结构开始，图3中的WL12可由图9等中的一对WL13，WL14置换。在图3中，典型的双侧字线(例如，WL12)连接到两行存储器元件(在字线的两侧)。在图9中，每个单侧字线(例如，WL13)仅连接到一行存储器元件。图9还示出了存储器元件可擦除的最小块，作为由共享相同行局部位线(例如，LBL12,LBL22,LBL32,...)的两行存储器元件(M113,M123,M133,...)和(M114,M124,M134,...)限定的单元。图10示出了在图8和9的单侧字线结构3D阵列中漏电流的消除。漏电流的分析类似于参照图7描述的。然而，对于单侧字线结构，所选择的局部位线220(Sel-LBL)不连接到穿过分开的字线210和212的相邻字线230。因此，在相邻的局部位线之间没有漏电流，并且通过全局位线250和局部位线220在感测放大器240中的感测电流恰好为来自存储器元件的电流IELMENT。与图1所示的结构相比，单侧字线结构加倍了存储器阵列中字线的数量。然而，缺点是通过给存储器阵列提供在存储器元件之间的少许漏电流而产生偏移。单侧字线结构公开在PCT国际公开WO2010/117914Al以及美国专利申请公开No.20120147650中，其全部公开的内容通过引用合并于此。由于局部位线电压变化引起的感测错误如图1和图8的实施例所描述，所选择的R/W元件M由一对选择的字线WL和局部位线LBL访问。局部位线LBL是位线柱的2D阵列当中的一个。每个位线柱LBL由位线柱开关可转换地连接到对应全局位线GBL上的节点。在读取操作中，通过R/W元件的电流由感测放大器通过连接到所选择的局部位线LBL的全局位线GBL感测。图7和图10给出的示例具有R/W元件M，连接在所选择局部位线和选择的字线之间。所选择的局部位线设置为0.5V，并且所选择的字线设置为0V。字线上的电压由一组字线驱动器驱动。所有的其它字线和局部位线优选设置为与所选择的局部位线相同的电压以消除漏电流。局部位线上的电压源自与感测放大器相关的位线驱动器，一般地设在全局位线的一端上。局部位线上建立的电压可根据局部位线沿着全局位线制作的连接节点的位置以及单元(R/W元件)访问的电阻状态高度可变的。各局部位线的电压取决于各局部位线的位置或者全局位线相对于位线驱动器的连接节点。局部位线LBL相对很短，因为它仅横过z方向的层，从而沿着它的电压降不明显。然而，全局位线相比很长，并且由于全局位线的有限电阻，沿着它的IR电压降可是的位线驱动器提供小电压到局部位线。此外，减小的电压取决于局部位线与全局位线的连接节点的位置。图11A和11B分别示出了两个局部位线到它们的感测放大器的不同通道长度。电压VDD通过感测放大器240提供到全局位线GBL1。在图11A中，局部位线LBL11260-11通过具有长度y1的全局位线GBL1的段270-yl连接到感测放大器240。因此，由于段270-yl引起的通道上的IR降为IRGBL(y1)。在图11B中，局部位线LBL13260-13通过具有长度y2的全局位线GBL1的段270-y2连接到感测放大器240。因此，由于段270-y2引起的通道上的IR降为IRGBL(y2)。如果位线驱动器对电流通道在感测期间的串联电阻敏感，则问题进一步加剧，如同是具有源跟随器构造的情况。在此情况下的位线电压取决于流过源跟随器的晶体管的电流。因此，各种位线可根据各电路通道中的串联电阻驱动到不同的电压。图12示出了沿着字线驱动器和感测放大器之间所选择的单元M的电路通道的电阻。感测放大器还用作位线驱动器。电阻包括选择的字线(RWL(X))一段的电阻、R/W元件(RM)取决于状态的电阻、全局位线(RGBL(y))的段电阻以及感测放大器(RSA)的电阻。单元的实际电流值和由感测放大器读取的单元电流都受到单元位置、感测放大器电阻、相邻单元的数据图案以及字线电阻率的影响。在理想的情况下，如果单元靠近感测放大器，则RGBL(y＝0)＝0。如果感测放大器由VDD模拟，则RSA＝0。如果字线为理想导电的，则RWL(X)＝0。通常，这些电阻全部贡献于降低单元电流。对于离位线驱动器和实际感测放大器更远的单元以及导电性更好的相邻单元，替换的通道变得越来越重要。因此，感测放大器将读取从其实际电流减小的单元电流。局部位线之间的非常数电压将加剧3D阵列网络中的电流泄漏。例如，相邻的未选择的字线偏压到与选择的局部位线相同的电压以避免泄漏，并且如果局部位线电压可变的，则变得不确定。读取期间会更不好，不均匀的局部位线电压将导致R/W元件的不同电阻状态之间的余量损耗，并且引起存储器状态重叠和不能识别。位线电压控制根据本发明的一个方面，每个局部位线可转变地连接到具有第一端和第二端的全局位线上的节点，并且局部位线上的电压保持在预定的基准水平，与通过位线驱动器从全局位线构成可变电路长度和电路串联电阻的第一端驱动无关。这通过反馈电压调节器实现，反馈电压调节器包括在全局位线第一端的电压箝位，该电压箝位由全局位线第二端的位线电压比较器控制。位线电压从全局位线的第二端准确感测，因为没有电流流动引起IR降。比较器比较感测的位线电压与预定的基准电平，并且输出控制电压。电压箝位由作为反馈电路一部分的控制电压控制。这样，局部位线的电压调节为基准电压。图13示出了位线控制电路，其保持位线电压相对于基准电压固定。感测放大器240连接到全局位线GBL270的第一端271。局部位线LBL260通过GBL270的第一段270-1连接到感测放大器。感测放大器用作位线驱动器以驱动局部位线LBL260到给定的电压以及感测局部位线中的电流。GBL的其余部分形成GBL270的第二段270-2。电压箝位(BL箝位)280操作为从感测放大器提供电压到LBL260的箝位电压。LBL260处的实际电压VLBL可从GBL270的第二端273通过第二段270-2检测。因为没有电流流动在第二段270-2中，在第二段中没有IR降。该实际电压通过诸如运算放大器(opamp)的比较器284与预定的基准电压286比较。比较器282的输出提供控制电压Vc以控制BL箝位280。例如，BL箝位280可由晶体管执行，比较器Vc的输出提供到晶体管的栅极282。为了保持预定的局部位线电压VLBL，预定的基准电压设置为VLBL，以便使比较器284输出反馈控制电压Vc＝VLBL+VT+AV，其中VT是晶体管的阈值，并且ΔV是反馈调节。这样，局部位线260的电压可设置为预定值，与全局位线GBL270的第一段270-1到电压源(经由感测感测放大器)的可变电阻RGBL(y)无关。位线电压控制电路的一个实施方案是使感测感测放大器240设置在3D阵列中全局位线270的第一端271和比较器282设置在全局位线的第二端273。导线283连接比较器284的输出到电压箝位280通过3D阵列且在3D阵列之下。位线电压控制电路可实施为在3D阵列下的另一层。当3D阵列中局部位线的电压在读取和编程期间很好地控制时，减少了上述泄漏和余量损耗的问题。具有阶梯字线的3D阵列结构根据本发明的一个方面，非易失性存储器提供有读/写(R/W)存储器元件的3D阵列，可由在z方向的局部位线或位线柱阵列以及在垂直于z方向的x-y平面中的多个存储器平面或层中的字线的阵列的x-y-z架构访问。在y方向的全局位线的x-阵列可转换地沿着y方向连接到各个局部位线柱。此外，局部位线柱到对应全局位线的可转换地连接由选择晶体管实现。选择晶体管是形成为垂直结构的柱选择装置，在局部位线柱和全局位线之间转换。柱选择装置不形成在CMOS层内，而是形成在CMOS层之上的单独层(柱选择层)中，沿着z方向在全局位线的阵列和局部位线的阵列之间。此外，每个字线具有阶梯结构中的多个段横穿过多个存储器层，其中阶梯字线的每个段位于存储器平面或层中。因此，每个字线具有在每个存储器层中的一段，并且随着暴露的字线段连接到字线驱动器最终升高至3D阵列的顶部。在3D非易失性存储器中，存储器元件布置成三维图案，由具有x、y和z方向的直角坐标限定，并且在z方向，从底平面到顶平面的多个平行平面堆叠在半导体基板之上；多个局部位线延伸在z方向通过多层且布置成位线柱的二维矩形阵列，具有在x方向的行和在y方向的列；3D非易失性存储器还具有多个阶梯字线，在y方向以分隔开，且在多个位线柱之间并与多个位线柱在多个交叉点分开，各阶梯字线的每一个具有一系列交替的台阶和阶升或阶升部(riser)，分别在x方向和z方向延伸，横穿过在z方向的多个平面，在每个平面中有一段。图14是具有阶梯字线310的3D阵列300的一部分的立体图。总体结构是存储器单元M的3D阵列，位于z方向的局部位线LBL的2D阵列和x-y平面中每个存储器层中的字线WL的各段之间的交叉点。在该实施例中，局部位线LBL320为位线柱LBL的形式。x方向的一行LBL由在其底部的一组柱开关340转换到对应的全局位线GBL330。如稍后所描述，该组柱开关优选采用两个选择栅极SG341-1、341-2用NAND选择实现。为了图示的便利，图14示出了存储器层中的每个字线段312能选择4个局部位线。实际上，每个字线段312能选择每个存储器层中的其它数量的局部位线。例如，如果有8个存储器层，则每个字线具有8个段。如果每个段可选择每个存储器层中的16个位线，则每个字线可平行选择全部8个存储器层上的16x8＝128个局部位线。顶段还连接到由源极352和漏极354形成的由WL选择栅极351控制的字线驱动器350。相邻的阶梯字线在x方向偏移局部位线的节距图15示出了根据实施例沿着y方向剖取的3D阵列的截面图，其中字线310对相邻存储器层的台阶制作在位线之间。在该示例中，每个字线段312选择每个台阶或存储器层上的8个局部位线。有4个存储器层。每个台阶升高到一对相邻的局部位线320之间的相邻层。相邻层上的相邻的阶梯字线交错排列，从而它们的阶升部或阶升314具有沿着x方向的偏移量315，指定为局部位线的节距。由位线和字线限定的R/W元件的横截面是不变的。相邻的阶梯字线在x方向偏移局部位线节距的一半图16示出了根据实施例的3D阵列沿着y方向剖取的截面图，其中不同的交错排列的字线台阶堆叠得尽可能近。在该示例中，每个字线段312选择每个台阶或存储器层中的8个局部位线。有4个存储器层。每个台阶升高到一对相邻局部位线320之间的相邻层。相邻层上的两个相邻的阶梯字线交错排列，从而它们的阶升314具有偏移量315，指定为局部位线节距的一半。R/W元件的横截面不同。然而，该构造产生更好的阵列效率，并且具有较短的字线。阶梯字线结构的优点是来自不同存储器层的字线可容易地访问，因为每一个最终可从3D存储器阵列的顶部或底部的任何一个访问且选择。这样，大大简化了互连和解码，并且不需要具有多个字线并联连接来共享有限的资源。这将避免各字线驱动器必须以并联的大量字线的形式驱动很大的负荷，并且可减少ICC。在给定的ICC预算内，改善了性能。可采用驱动功率弱于CMOS装置的装置执行的驱动器。再者，通过避免多个字线并联连接，减少了干扰。根据形成具有阶梯字线的多个平面存储器的板层的第一实施方案，字线层和氧化物层交替地彼此形成在顶部上。在形成字线后，用第一掩模在字线层中切割沟槽以形成具有第一端和第二端的字线段。在形成氧化物层后，用第二掩模在氧化物层中切割沟槽以暴露每个字线段的第二端，用于连接到相邻平面中的每个字线段的第一端，从而形成阶梯结构。对于由字线层和氧化物层构成的每个存储器平面，该方法要求两次掩模形成每个存储器平面。根据第一实施例，阶梯字线形成为使平面中的每个段交叉超过一个垂直位线。因此，交替字线和位线的形成通过每次移动相同的掩模一个沟槽的宽度而实现。图17示出了从顶部到底部的一系列工艺步骤以制造具有阶梯字线的3D阵列。在该示例中，每个存储器层通过两次掩模应用而形成。(1)字线层沉积在基底表面上。例如，3nm字线材料层通过原子层沉积(“ALD”)而沉积。具有第一掩模的掩模层设置在字线层之上以能够在字线层中蚀刻沟槽。(2)通过第一掩模到基底表面的开口在字线层中蚀刻沟槽。采用反应离子蚀刻(“RIE”)执行各向异性字线蚀刻。(3)氧化物层沉积在字线层的顶部上。例如，l0nm至20nm的氧化物通过ALD沉积。这伴随着第二掩模工艺。第二掩模与第一掩模相同，除了偏移一个沟槽的宽度外，以能在氧化物层中蚀刻沟槽。当前的沟槽对齐相邻的先前沟槽。(4)通过第二掩模的开口在氧化物层中蚀刻沟槽。采用RIE执行各向异性氧化物蚀刻。(5)第二字线层形成在氧化物层的顶部上，并且通过氧化物层中的沟槽与下字线层连接。这伴随着第一掩模设置在第二字线层之上，但是从最后的掩模偏移一个沟槽的宽度。(6)通过第一掩模的开口在第二字线层中蚀刻沟槽。采用RIE执行各向异性字线蚀刻。而且对于相邻层这样的工艺如3)一样自身重复。一旦多层板层形成有阶梯字线，字线层可在y方向通过在板层中切割沟槽而隔离，并且在沟槽中形成垂直局部位线。隔离和在3D存储器板层中形成垂直局部位线的示例描述在美国专利公开No.2012/0147650Al中，其全部内容通过引用合并于此。顶部上具有字线驱动器的3D阵列结构根据本发明的另一个方面，字线驱动器实施为在3D阵列的顶端上的字线驱动器层。这通过形成与阶梯字线的顶段接触的TFT装置而实现。由传统实施方案明显可见，字线驱动器作为CMOS装置形成在基板层上，并且通过诸如zias的垂直互连与多个存储器层之中的字线接触。图18示出了字线驱动器，其在存储器层的3D阵列的顶部上形成为垂直结构。字线驱动器350优选由TFT晶体管实现，TFT晶体管类似于局部位线和全局位线之间的柱选择装置。TFT(薄膜晶体管)装置是晶体管形式，其NPN结为彼此在顶部上的三个薄层，从而定向在z方向。字线驱动器350然后可在暴露的字线段和字线电源(未示出)之间转换。字线驱动器的宽度可与字线段同宽。图18示出了两个相邻字线驱动器350-偶数和350-奇数，分别转换来自两个相邻字线的两个相邻段312-偶数和312-奇数穿过y方向。可见沿y方向的偶数WL访问线355-偶数访问沿y方向的字线的偶数堆叠。同样，沿y方向的奇数WL访问线355-奇数访问沿y方向的字线的奇数堆叠。这些访问线的每一个仅访问交替的字线段，因为这些段不被氧化物层404隔离。阶梯字线结构能使每个字线从3D存储器阵列的顶部或底部访问。在一个实施例中，因为底部的CMOS层已经用金属线和其它有源装置诸如感测放大器和运算放大器填满，有利的是将字线驱动器设置到3D存储器阵列的顶部。即使TFT晶体管没有CMOS装置强大，也能使用它们驱动阶梯字线，因为各字线更容易驱动，它们不延伸，并且驱动器可与字线段同宽。具有阶梯字线的有效3D阵列结构图15和图16所示具有阶梯字线的3D阵列的实施例的每一个具有L存储器层，其每个字线以阶梯形式横穿过各层。在每层，阶梯的台阶交叉R局部位线的段。然后，字线以一个阶升升高至相邻层以交叉其中的另一个段。因此，如x-z平面所见，该阵列包括一个局部位线堆叠。位线定向在z方向，相交所有的存储器层，并且该堆叠在x轴方向延伸。阶梯字线的每个部分横过堆叠中的存储器层从底部边缘到顶部边缘。在x-z平面中，该堆叠与阶梯字线的多个部分重叠紧密地堆叠在x轴方向，从而每个存储器层可由与阶梯字线不同的段访问。因为每个存储器层中的段全部沿着相同的水平基线排列，所以它们不能紧紧地堆叠在x轴方向以防止在它们之中缩短。图15所示的实施例具有两个段之间的位线节距的偏移量。图16所示的实施例具有两个段之间位线节距一半的偏移量。通常，如果有L层，理想地通过所有L层的每个局部位线应具有独立的字线在每个层通过。然而，可见，在图15的实施例和图16的实施例二者中，不是所有的位线与每层的字线交叉。这些由这些实施例中的有限偏移量产生，并且导致空间和资源的不充分利用。例如，在图15中，在顶层，对于每R+1位线，有不被字线交叉的一个位线。在此情况下，如果R＝8，可见对于每9个局部位线，在顶部存储器层上有一个空着。同样，对于底部存储器层也是如此。对于总计4个层，并且每9个顶部或底部层中的1层是浪费的，这等于2/(9x2)的密度损失，或总计等于11％。如果层数增加，则密度损失降低。然而，这将需要更多的层以及更长的字线，可能导致提取过度的电流。具有阶梯字线的有效3D阵列结构以沿着每个存储器层的段之间无偏移的方式实施。这基本上通过升高每个段的端部远离水平基线而实现。这样，对那里设置的相邻段具有在段的端部沿着水平基线的空间。图19A是在x-z平面上突出的有效3D阵列的示意性截面图。该实施例中的示例具有L＝4的多个存储器层和在R＝4的每个存储器层中字线段交叉的多个局部位线LBL。在每个存储器层，取代每个字线WL段水平交叉R＝4的局部位线，随着它交叉4个局部位线，其被制作为向上斜坡，从而，与当前的位线相比，在z轴方向与相邻位线的交叉点较高。在该实施例中，斜坡均匀地横穿过位线。在所示的示例中，R＝4，段的斜坡由该段中四个局部位线的每一个交叉后的步进组成。这样，对于每个存储器层，朝着每个段的端部，段的大部分将升高远离水平基线。这允许相邻段的空间沿着水平基线直接跟随。在该示例中，基本上每个字线具有4个斜坡段，一个斜坡段用于每个存储器层，并且每个段交叉4个局部位线。因此，每个字线交叉4个存储器层上的16个局部位线。字线的长度可能不同。例如，最短的斜坡字线段可交叉每个存储器层的恰好2个局部位线(即，R＝2)。在此情况下，字线驱动器的节距为2个局部位线。对于具有4层的存储器(即L＝4)，每个字线交叉RxL＝2x4＝8个局部位线。图19B示出了图19A示意性所示的有效3D阵列的装置结构。在一个实施例中，局部位线和字线由掺杂的多晶硅形成。图20是根据另一个实施例的在x-z平面上突出的有效3D阵列的示意性截面图。在该实施例中，层中的字线段水平地交叉局部位线，类似于图15和图16所示，但是升高为交叉靠近该段的端部的至少一个或两个位线。这允许相邻段恰沿着水平基线伴随的空间，而不会发生遗漏位线。有效3D阵列结构避免与图15和图16所示实施例相关的浪费。由图19可见，局部位线的堆叠基本上横穿过阶梯字线的均匀的部分，除了靠近堆叠的左边和右边的那些部分(如灰色阴影所示)外。这些边缘的例外可忽略或几乎没有形成。尽管为了图示的方便，在图19所示的堆叠中示出了少量的局部位线，但是，实际上，存在更多的局部位线。如果大部分规则的位线在堆叠的中心部分中，由于边缘的浪费就在减小。图21是与图19A所示类似的有效3D阵列一部分的立体图。总结构是存储器单元的3D阵列(R/W材料)，位于z方向局部位线LBL320的2D阵列和x-y平面中每个存储器层中字线WL310的段312之间的交叉点。为了图示的方便起见，图21示出了一行LBL320，其由阶梯字线沿x方向的部分交叉。每个阶梯字线具有每位线的一个台阶。在此情况下的WL段是阶梯形式，并且能选择6个局部位线。在该实施例中，字线驱动器450设置在基板侧上的3D阵列的底部。这允许全局位线GBL330的交替结构位于3D阵列的顶部，对应的开关440访问局部位线LBL320。参照图17(1)至图17(6)已经描述了形成具有阶梯字线的多平面存储器的板层的第一实施方案的第一实施例。根据第二实施例，阶梯字线形成为使平面中的每个段交叉一个垂直位线。因此，交替字线和位线的形成通过偏移掩模而实现，产生沟槽的掩模分开一个沟槽的宽度，并且每次偏移掩模一个沟槽宽度的一半。图22A至图22H示出了一系列工艺步骤以制造图19所示的有效3D阵列。在图22A中，掩模层402设置在字线层410之上，以能在字线层中蚀刻沟槽。在图22B中，在字线层中蚀刻沟槽。在图22C中，氧化物层404沉积在字线层的顶部上，继之以相同的掩模层，但是偏移沟槽长度的一半到左侧，以能在氧化物层中蚀刻沟槽。当前的沟槽相对于先前的沟槽偏移每个沟槽长度的一半。在图22D中，在氧化物层中蚀刻沟槽。在图22E中，第二字线层形成在氧化物层的顶部上，并且通过氧化物层中的沟槽与下面的字线层连接。这伴随着相同的掩模层但是偏移沟槽长度的另一半到第二字线层之上的左侧。在图22F中，在第二字线层中蚀刻沟槽。在图22G中，对氧化物的相邻层和掩模层与图22C所示一样重复自身工艺，以建成字线的阶梯结构。在图22H中，与图22D所示一样重复自身工艺，其中在氧化物层中蚀刻沟槽，以便逐渐建成字线的阶梯结构。图23示出了用于设置或复位R/W元件的偏压条件。为了图示的简便起见，偏压为0V(没有偏压)，1V(半偏压)和2V(全偏压)。在暴露于全偏压2V时，R/W元件选择为设置或复位。这用设置为全偏压2V的选择局部位线LBL和设置为无偏压0V的选择的字线WL设置，以便在选择的R/W元件上形成最大的电势差。为了防止其它的R/W元件改变状态，所有其它未选择的WL和LBL设置为半偏压1V，从而每一个可见最大的1V电势差。可见未选择的位线和字线在半偏压上仍然消耗电流。如上所说明，短的字线是优选的，因为它允许ICC电流消耗在可控之下。用于局部位线的高容量垂直开关根据本发明的一般内容，非易失性存储器提供有读/写(R/W)存储器元件的3D阵列，可由z方向的局部位线或位线柱和垂直于z方向的x-y平面中多层中的字线的阵列的x-y-z架构访问。在y方向的全局位线的x-阵列沿着y方向可转换地连接到各个局部位线柱。这由各局部位线柱的每一个和全局位线之间的垂直开关实现。每个垂直开关是以形成为垂直结构的薄膜晶体管形式的柱选择装置，在局部位线柱和全局位线之间转换。薄膜晶体管，不管其结构缺陷，实施为由强连接选择栅极转换由局部位线携载的最大电流，强连接选择栅极必须配合在局部位线周围的空间内。在一个实施例中，选择栅极的最大厚度用沿着x方向从局部位线的两侧专门占据该空间的选择栅极实现。为了能转换一行中的所有位线，该行的用于奇数和偶数位线的开关交错排列且在z方向偏移，从而偶数和奇数局部位线的选择栅极沿着x方向不重合。如前面(例如，在图21中)所示，局部位线LBL320沿着x方向的每个行由对应的一组(柱或LBL至GBL)开关440转换到一组全局位线。每个局部位线的一端沿着z方向可转换地连接到沿着y轴方向的全局位线GBL330。图24A是示出高容量局部位线开关结构的立体图。基本上，开关是垂直地相邻于3D阵列中的局部位线形成的TFT晶体管，构建在CMOS基板的顶部上。问题是TFT晶体管相对地没有CMOS晶体管那么强大，并且因此必须通过最大化它们的尺寸和表面面积而最大化它们的电流容量。因为每个局部位线有TFT晶体管，所以优选对应或成一线地形成在局部位线的一端。因此，LBL可根据GBL的位置从下面或从上面转换。TFT晶体管342具有TFT晶体管结(也称为TFT晶体管主体区域)343，其由两个N-掺杂多晶硅层之间的P-掺杂多晶硅层形成。薄栅极氧化物404将TFT晶体管结343与诸如选择栅极341-1或选择栅极341-2的选择栅极分开。这样，NPN晶体管与局部位线或位线柱对应或成一线地形成。因为栅极氧化物404和栅极必须形成在两个局部位线之间的空间中，所以如果每个栅极转换一个位线而不转换相邻位线，则栅极在尺寸上受到限制。在优选实施例中，相邻行位线的TFT晶体管水平上不对齐，而是如图24A所示那样，它们以z方向具有一偏移量交错排列。这样，相邻于每个TFT晶体管结343的空间可专门用于形成TFT的栅极，因此最大化了栅极的尺寸。同时参见图1和图24A，可见图24A示出了LBL的2D阵列，其中LBLij处于第i列和第j行。因此，例如，在局部位线的第一(或奇数)行中，例如，LBL11、LBL21、LBL31，TFT晶体管342-10全部在相同的垂直位置。在局部位线的第二(或偶数)行中，例如，LBL12,LBL22,LBL32,...，TFT晶体管342-2E全部沿着z方向与TFT晶体管342-10偏移开。因此，选择奇数行将不选择相邻的偶数行，反之亦然。在操作中，选择信号施加到连接所有偶数TFT晶体管的偶数选择线以选择性地连接偶数行的局部位线到对应的全局位线。类似地，选择信号施加到连接所有奇数TFT晶体管的奇数选择线以选择性地连接奇数行的局部位线到对应的全局位线。在另一个实施例中，通过在TFT晶体管结周围卷绕形成栅极，进一步提高了TFT晶体管的功效，因此增加了栅极到TFT晶体管结的表面面积。图25示出了沿着线z-z剖取的图24A所示开关的截面图。选择栅极342-2(选择栅极2)卷绕在TFT343-2周围，并且TFT晶体管结的沟道宽度被有效地增大到四倍，所有四侧均具有导电性。存储器层相对表面的偶数和奇数TFT晶体管图24B示出了高容量局部位线开关的另一个实施例。除了TFT晶体管的奇数和偶数组设置在存储器层的相对侧外，其与图24A相类似。诸如343-2,343-4,...的偶数TFT晶体管结用于转换偶数行的局部位线到存储器层的一侧302-2上的第一组全局位线，并且诸如343-1的奇数TFT晶体管结用于转换奇数行的局部位线到存储器层的相对侧302-1的第二组全局位线。图24B中的选择栅极的任何一个卷绕在相关TFT周围；例如，图25所示的选择栅极342-2(选择栅极2E)卷绕在TFT343-2周围，并且TFT晶体管结的沟道宽度被有效地增大到四倍，所有四侧均具有导电性。图26示出了在从沿着全局位线且垂直于字线的y方向看的截面图中示范性3D存储器装置的总设计方案中的垂直选择装置。基本上，3D存储器装置包括五个总层：CMOS和金属层；垂直开关层1；由表面302-1和302-2限定的存储器层；垂直开关层2和顶部金属层。3D存储器元件制作在CMOS和金属层的顶部上的存储器层中。在CMOS和金属层中，CMOS提供基板，用于形成CMOS装置且用于支撑其顶部上的其它总层。在CMOS的顶部上，可有几个金属层，例如金属层-0、金属层-1和金属层-2。垂直选择层1和层2包含薄膜晶体管(TFT)形式的类似的垂直选择开关，其提供对存储器层中的字线WL和局部位线LBL的选择性访问。在图8所示的一个3D结构中，全局位线GBL处于存储器层的底部，并且因此形成为这些金属层之一，例如金属层-1或金属层-2。因此，垂直开关层1包含LBL至GBL开关，连接GBL到存储器层中的垂直局部位线。对字线的访问是通过顶部金属层、从存储器层的顶侧进行的，并且因此字线驱动器实施在垂直开关层2中，连接每个字线到顶部金属层的金属垫。在图24B所示的实施例中，在存储器层的相对表面具有偶数和奇数TFT，偶数GBL(330-2,330-4,...)位于存储器层的第一表面302-2，并且奇数GBL(330-1,330-3,...)位于存储器层的与第一表面相对的第二表面302-1。因此，在每个端部具有两倍的空间以形成每个TFT晶体管开关。TFT晶体管和全局位线可制作较大以传导较高的电流。该实施例可应用于3D存储器，其不采用用于转换字线的垂直开关层(例如，图8所示)之一，从而垂直开关层1和垂直开关层2二者可分别贡献于用于转换局部位线的偶数和奇数开关。形成3D存储器中垂直开关的围绕栅极的方法根据本发明的一般内容，非易失性存储器提供有读/写(R/W)存储器元件的3D阵列，可由z方向的局部位线或位线柱和垂直于z方向的x-y平面中多层中的字线的阵列的x-y-z架构访问。在y方向的全局位线的x-阵列沿着y方向可转换地连接到各个局部位线柱。这由各局部位线柱的每一个和全局位线之间的选择晶体管实现。每个选择晶体管是柱选择装置，形成为垂直结构，在局部位线柱和全局位线之间转换。垂直开关诸如(LBL至GBL开关)以及图21所示的字线驱动器优选由垂直对齐(z轴)TFT的堆叠实施，其每一个有围绕栅极控制。例如，如图21所示，用于LBL至GBL开关的围绕栅极形成沿着x轴选择一行LBL的LBL行选择线。图26示出了在从沿着全局位线且垂直于字线的y方向看的截面图中示范性3D存储器装置的总设计方案中的垂直选择装置。基本上，3D存储器装置包括五个总层：CMOS和金属层；垂直开关层1；存储器层；垂直开关层2和顶部金属层。3D存储器元件制作在CMOS和金属层的顶部上的存储器层中。在CMOS和金属层中，CMOS提供基板，用于形成CMOS装置且用于支撑其顶部上的其它总层。在CMOS的顶部上，可有几个金属层，例如金属层-0、金属层-1和金属层-2。垂直选择层1和层2包含薄膜晶体管(TFT)形式的类似的垂直选择开关，其提供对存储器层中的字线WL和局部位线LBL的选择性访问。在图8所示的一个3D结构中，全局位线GBL处于存储器层的底部，并且因此形成为这些金属层之一，例如金属层-1或金属层-2。因此，垂直开关层1包含LBL至GBL开关，连接GBL到存储器层中的垂直局部位线。对字线的访问是通过顶部金属层从存储器层的顶侧，并且因此字线驱动器实施在垂直开关层2中，连接每个字线到顶部金属层的金属垫。在图21所示的另一个3D结构中，对字线WL和全局位线GBL的顶部和底部的访问被颠倒。特别是，GBL形成为在存储器层之上的顶部金属层。根据本发明的另一个方面，3D存储器装置包括垂直转换层，用于转换一组局部位线到对应的一组全局位线，垂直转换层是垂直薄膜晶体管(TFT)的TFT沟道的二维(2D)阵列，排列为连接到局部位线的阵列，每个TFT转换局部位线到对应的全局位线，并且每个TFT具有围绕栅极。特别是，阵列中的TFT具有分别沿着x轴和y轴的单独长度Lx和Ly，从而栅极材料层形成在x-y平面中围绕每个TFT的围绕栅极，并且使厚度合并形成沿着x轴的行选择线，而在各行选择线之间保持分开长度Ls。根据本发明的另一个方面，在3D存储器装置中，其结构布置成三维图案，由具有x、y和z方向的直角坐标限定，并且多个平行的x-y平面在z方向堆叠在半导体基板之上，并且包括存储器层，对存储器层提供访问的垂直转换层的形成方法包括：形成垂直薄膜晶体管(TFT)的TFT沟道的2D阵列以对存储器层中的结构提供转换访问，在x-y平面中形成卷绕在每个TFT沟道周围的栅极氧化物层，以及在栅极氧化物层之上形成栅极材料层，其中2D阵列中的TFT沟道具有分别沿着x轴和y轴的分开长度Lx和Ly，从而所述栅极材料层使厚度合并形成沿着x轴的行选择线，而在各行选择线之间保持分开长度Ls。通常，与CMOS晶体管相比，薄膜晶体管(TFT)不能处理很大的电流。具有围绕栅极有效地增加了TFT的沟道面积，并且提供改进的转换或驱动能力。与传统的单侧栅极相比，围绕栅极可传输3倍的驱动电流。图27是在图21所示的3D结构的选择层2中垂直开关的横截面的x-y平面中的示意图。如前面所描述，每个TFT沟道由围绕栅极控制以提供最大的转换或驱动能力。在此情况下，沿着x轴用于一行TFT沟道的围绕栅极合并在一起以形成行选择线，而各行选择线在y轴上彼此隔离。每个TFT转换在垂直位线LBL和全局位线GBL之间。行选择线控制沿着x轴的一行垂直位线的转换。在一个示例中，Lx＝24nm，且Ly＝48nm，取代传统的示例24nmx24nm。如前所述，围绕栅极与传统的单侧栅极相比可输送3倍的驱动电流。所要求的TFT的电流密度Ids从256μA/μm减小到85μA/μm。图28至图35示出了形成垂直开关层2的工艺。基本上，沟道材料的板层形成在存储器层的顶部上。然后，蚀刻板层留下各沟道柱的2D阵列。沟道柱之间的分隔具有预定的长宽比，由沿着x轴的Lx和沿着y轴的Ly给出，其中Ly-Lx＝Ls。然后，栅极氧化物层和栅极材料层沉积为形成各TFT。特别是，栅极材料层沉积到使相邻沟道的栅极层恰好合并在一起的厚度。这将形成沿着x轴用于每行TFT的栅极选择线，而留下相邻栅极选择线之间的分隔Ls。由图27可见，Ls是隔离两个相邻栅极选择线的氧化物的厚度，并且因此必须足够厚以使氧化物经受操作电压而不会电击穿。图28示出了在存储器层的顶部上沉积N+多晶硅层的工艺，继之以沉积P-多晶硅层以及然后N+多晶硅层。这将形成NPN板层，适合于形成TFT的各沟道柱。图29A是存储器层的顶部上垂直开关层2的立体图，并且示出了由NPN板层形成各沟道柱的工艺。每个沟道柱排列且形成为在转换在下面的存储器层中的局部位线LBL。这通过光图案化硬掩模实现，然后RIE(反应离子蚀刻)蚀刻到存储器层的顶部的沟槽以将板层隔离成各沟道柱。图29B示出了在已经形成各沟道柱后图29A的顶平面图。如前所述，沿着x轴两个相邻沟道柱之间的分隔是Lx，沿着y轴两个相邻沟道柱之间的分隔是Ly，其中Ly＝Lx+Ls。每个沟道柱的底部连接到存储器层中的局部位线。每个沟道柱的顶部将连接形成在顶部金属层上的全局位线GBL。图30A是沿着x轴剖取的截面图，示出了在沟道柱的顶部上沉积栅极氧化物层。例如，约5nm的层通过原子层沉积(“ALD”)形成。图30B是沿着图30A的y轴剖取的截面图。图31A是沿着x轴剖取的截面图，示出了在栅极氧化物层上沉积栅极材料层。沉积通过原子层沉积(“ALD”)或低压化学气相沉积(“LPCVD”)实现。所沉积的栅极材料层卷绕在每个沟道柱周围以形成围绕栅极。该层的厚度受控，从而使来自相邻沟道的各层合并成沿着x轴的单一栅极选择线，但是各栅极选择线保持彼此隔离间隔Ls(也见图27)。例如，栅极层为7nm的TiN以及栅极氧化物层5nm，合计12nm。如果Lx＝24nm，则相邻栅极沿着x方向合并。图31B是沿着图31A的y轴剖取的截面图，示出了绝缘沟道柱的相邻对之间的间隔填充有栅极材料。如果Ly＝48nm，则Ls＝24nm。图32A是沿着x轴剖取的截面图，进一步示出了栅极材料层的回蚀刻。高选择性的各向异性和各向同性蚀刻的混合用于从每个沟道柱的顶部以及在沿着y轴的沟道柱之间的底部去除栅极材料层，并且从每个沟道柱的顶部凹进该层的卷绕周围侧壁。在栅极材料选择性去除后，平坦化每个沟道柱的顶部的暴露的N+层。图32B是沿着图32A的y轴剖取的截面图。可见栅极材料现在卷绕在每个沟道柱周围且沿着x轴形成连续的选择栅极线，而用于每行沟道柱的每个选择栅极线彼此隔离一个分隔Ls(也见图32A)。图33A是沿着x轴剖取的截面图，示出了沉积氧化物以填充任何凹陷和间隙从而完成垂直开关层2的工艺。氧化物填充伴随着平坦化。图33B是沿着完成的垂直开关层2的图33A的y轴剖取的截面图，使TFT的阵列由沿着x轴的选择栅极线控制。图34A是沿着x轴剖取的截面图，示出了在顶部金属层中形成全局位线GBL的工艺。每个GBL线沿着y轴上的行连接到沟道柱的顶部。图34B是沿着图34A的y轴剖取的截面图。图35是沿着x轴剖取的截面图，示出了填充金属线之间的间隙的工艺。这然后伴随着平坦化以完成垂直开关层。每个存储器平面使用一次掩模形成阶梯字线的工艺根据图14至图22已经描述了具有阶梯字线的三维(3D)非易失性存储器。3D非易失性存储器具有布置成三维图案的存储器元件，该三维图案由具有x、y和z方向的直角坐标限定，并且在z方向，从底平面到顶平面的多个平行平面堆叠在半导体基板之上。该存储器还具有多个局部位线，在z方向延伸通过该多层，且布置成位线柱的二维矩形阵列，具有在x方向的行和在y方向的列。此外，3D非易失性存储器具有在y方向分隔开的多个阶梯字线，且在该多个位线柱之间并在多个交叉点与该多个位线柱分开，各阶梯字线的每一个具有一系列交替的台阶和阶升，该一系列交替的台阶和阶升分别在x方向和z方向延伸，横穿过在z方向的该多个平面，每个平面中有一段。根据图17(1)至图17(6)以及图22A至图22H已经描述了每个平面采用两次掩模工艺用阶梯字线形成多平面存储器基础结构(infrastructure)的板层的第一实施方案。基本上，字线层和氧化物层形成在每个存储器平面中，并且每个层要求掩模工艺。根据用阶梯字线形成多平面存储器的板层的第一实施方案，字线层和氧化物层彼此交替地形成在顶部上。在形成字线层后，用第一掩模在字线层中切割沟槽，以产生具有第一和第二端的字线段。在形成氧化物层后，用第二掩模在氧化物层中切割沟槽，以暴露每个字线段的第二端，用于连接下一平面中每个字线段的第一端，以形成阶梯结构。对于由字线层和氧化物层构成的每个存储器平面，该方法要求两次施加掩模以形成每个存储器平面。根据用阶梯字线形成多个平面存储器的板层的第二实施方案，仅平均采用一次掩模工艺来形成每个平面。与第一实施例一样，每个存储器层具有字线层和氧化物层。然而，该第二实施例中，字线层自对准，且相对于氧化物层形成，而不要求施加掩模的操作。因此，仅每个氧化物层要求施加掩模的操作，因此与第一实施例相比，将每个平面的掩模次数从两次减少到一次。这通过在每个氧化物层中基本上形成沟槽以及在氧化物层的顶部上设置字线层而实现，从而字线段最终形成在氧化物层的顶部平台(plateau)上，而字线的两个拐角和阶升或阶升部形成在每个沟槽周围。下一层的氧化物层然后形成在顶部上且第二掩模帮助去除每个沟槽中的字线层的拐角。这在每个平面中有效地隔离字线段且形成字线段。每个字线段仍具有另外的拐角，阶升连接两个相邻平面中的两个字线段。图36示出了具有阶梯字线的存储器层的板层400。基本上，存储器层形成有基底层，例如SiN用作停止层405。然后，交替的氧化物层404和字线(WL)材料310彼此形成在顶部上。每层中氧化物的厚度必须足以承受操作电压而不被击穿。在一个示例中，氧化物厚度为7-20nm。WL层例如为3nm厚。应理解，在一层的沉积后，尽管没有明确说明，但是适当时执行该层的平坦化。图37A是在氧化物沉积和施加掩模后沿着板层400的y方向剖取的截面图。第一层氧化物404-1沉积在停止层405的顶部上。例如，20nm的氧化物层通过原子层沉积(ALD)而沉积。然后，第一掩模402-1形成在氧化物层的顶部上。掩模402-1暴露条403用于蚀刻氧化物层404-1中的沟槽。例如，每个条具有宽度38nm用于形成相同宽度的沟槽。图37B是图37A所示的板层沿着z方向的平面图。图38A是在氧化物蚀刻后沿着板层400的y方向剖取的截面图。第一层氧化物404-1采用通过掩模的开口区域进行各向异性蚀刻，直到达到停止层，以便在板层中形成沟槽。例如，蚀刻工艺是反应离子蚀刻(RIE)。用于停止蚀刻的一个实施例是在蚀刻期间检测到停止层的分子时。图38B是沿着图38A所示的板层的z方向的平面图。图39是在第一层氧化物404-1的顶部上沉积第一层字线(WL)材料310-1后沿着板层400的y方向剖取的截面图。例如，3nm的TiN用ALD工艺沉积。因此，U-状WL结构用左侧的拐角316以及在沟槽壁的顶部上的右侧拐角形成在每个沟槽。图40是在沉积第二层氧化物后沿着板层的y方向剖取的截面图。第二层氧化物404-2沉积在第一层WL材料310-1的顶部上。例如，20nm的氧化物层用ALD工艺沉积。图41A是在施加掩模后沿着板层400的y方向剖取的截面图。第二掩模402-2形成在第二氧化物层404-2的顶部上。第二掩模402-2与第一掩模402-1相同，除了其条带从第一掩模偏移预定的距离。该预定的距离基本上限定了两个阶梯字线沿着x方向的分隔，并且最小距离必须不小于氧化物的击穿厚度。图41B是沿着图41A所示板层的z方向的平面图。图42A是在氧化物蚀刻后沿着板层400的y方向剖取的截面图。第二层氧化物404-2通过掩模的开口区域用RIE工艺各向异性蚀刻，直至暴露第一层WL材料310-1的左侧拐角316。决定是否蚀刻已经达到第一层WL310-1的一个方法是检测是否有WL材料的分子的出现。然后，执行蚀刻以暴露字线层的全部厚度用于后续的去除。可由RIE工艺执行进一步的氧化物蚀刻，并且通过在给定的预定时间段蚀刻进行微调解，从而使沟槽中的氧化物层与字线材料层的底部同高。图42B是沿着图42A所示的板层的z方向的平面图。图43是在WL材料蚀刻后沿着板层400的y方向剖取的截面图。各向异性蚀刻且去除第一层WL材料310-1的暴露的左侧拐角316。蚀刻工艺是各向同性RIE工艺，并被调整为优先蚀刻WL材料310-1层以及邻接拐角316-1的垂直壁。该蚀刻可通过在第一预定时间段的定时蚀刻进行控制。图44是在沉积氧化物的填充物层后沿着板层的y方向剖取的截面图。去除上一个工艺的掩模。氧化物的填充物层404-2沉积在第二层氧化物404-2的顶部上，以堵塞去除WL材料的左侧拐角后留下的间隙和间隔。例如，3nm的氧化物层通过ALD工艺沉积。图45是在氧化物蚀刻后沿着板层400的y方向剖取的截面图。在氧化物填充后，回蚀刻氧化物404-2以暴露第一层WL材料310-1的端头(snub)315-1。回蚀刻量通过各向异性氧化物蚀刻来控制，该各向异性氧化物蚀刻进行足以暴露端头的第二预定时间段。例如，3nm氧化物层由各向异性RIE工艺去除。图46是在已经去除第一层WL材料的左侧拐角且由氧化物置换后，在第二层氧化物404-2的顶部上沉积第二层字线WL材料310-2后沿着板层400的y方向剖取的截面图。第二层字线WL材料310-2将与暴露的端头315-1熔合以连接字线段到下一层。例如，3nm的TiN层通过ALD工艺沉积。可见图39所示WL层的形成基本上产生位于第一2D存储器层的所有的字线段。然而，这些段在一个连续的结构中全部连接在一起。图43、图44和图45所示的工艺将连续的结构隔离成单独的段。通过重复图40至图46所示的工艺，将形成第三层WL材料等。每个平面工艺单次掩模的优点是最少化了掩模的使用。再者，简化了对准，因为通过相对于沟槽沉积，字线层可以自对准。结论尽管本发明的各方面已经相对于其示范性实施例进行了描述，但是应理解，本发明要求在所附权利要求的全部范围内得到保护。