半导体装置及制造半导体装置的方法
【专利摘要】本发明涉及半导体装置及制造半导体装置的方法。在第一凹部（栅极沟槽）的底表面以及侧表面的下部形成第一下部绝缘膜，并且其比栅极绝缘膜厚。第一下部绝缘膜的上端连接到栅极绝缘膜的下端。在第二凹部（终止沟槽）的底表面以及侧表面的下部上形成第二下部绝缘膜。在第二凹部的侧表面的上部处形成上部绝缘膜，并且下端连接到第二下部绝缘膜的上端。第二凹部的深度大于或等于第一凹部深度的90%并且小于或等于其110%。第二下部绝缘膜的厚度大于或等于第一下部绝缘膜厚度的95%并且小于或等于其105%。上部绝缘膜比栅极绝缘膜厚。
【专利说明】半导体装置及制造半导体装置的方法
[0001]本申请基于日本专利申请N0.2013-017588，通过引用将该申请的内容并入在此作为参考。
【技术领域】
[0002]本发明涉及半导体装置及制造半导体装置的方法，尤其是本发明涉及能够应用到具有垂直型晶体管(例如，具有沟槽栅极结构)的半导体装置的技术。
【背景技术】
[0003]作为一种类型的半导体装置，有具有垂直型晶体管的半导体装置。垂直型晶体管用于例如控制大的电流的元件。作为垂直型晶体管，有具有沟槽栅极结构的晶体管。沟槽栅极晶体管是这样一种结构，其中在半导体衬底中形成凹部、在该凹部的侧表面上形成栅极绝缘膜，并且随后在该凹部中嵌入栅极电极。
[0004]近年来，已经有如下的多种结构，其中，当在每种结构的平面图中看时,在沟槽栅极外面提供终止沟槽(参考例如，未审查的日本专利申请公开N0.2002-299618、未审查的日本专利申请公开(PCT申请的翻译)N0.2007-528598、未审查的日本专利申请公开N0.2012-19188及未审查的日本专利申请公开(PCT申请的翻译)N0.2010-541289)。
[0005]在未审查的日本专利申请公开N0.2002-299618中所描述的结构是一种其中终止沟槽形成为比沟槽栅极浅的结构。
[0006]在未审查的日本专利申请公开(PCT申请的翻译)N0.2007-528598中，描述了在终止沟槽的侧表面上形成的绝缘膜的膜结构与栅极绝缘膜的膜结构不同。具体而言，在与处于沟槽栅极的侧表面的下部和底表面处的栅极绝缘膜相同的层的绝缘膜上及终止沟槽的侧表面和底表面上淀积附加绝缘膜。此外，在终止沟槽的侧表面的上部的面向沟槽电极的侧面上不形成该附加绝缘膜。
[0007]未审查的日本专利申请公开N0.2012-19188中所描述的结构是一种这样的结构，其中终止沟槽的底表面上的绝缘膜制造得比沟槽栅极的底表面上的绝缘膜薄。
[0008]未审查的日本专利申请公开(PCT申请的翻译)N0.2010-541289中所描述的结构是一种这样的结构，其中终止沟槽底表面和侧表面上的绝缘膜制造得比沟槽栅极的底表面和侧表面上的绝缘膜(包括栅极绝缘膜)厚。
【发明内容】
[0009]作为晶体管中所要求的一个特性，有低导通电阻。作为由本发明的发明人所进行的研究的结果，发现在提供变成终止沟槽的嵌入电极的情况下，在施加漏极电压的时候，电场强度在终止沟槽的栅极氧化物膜处增加，并因此，栅极绝缘膜有时会遭受电介质击穿。作为防止这种情况的一种手段，可以使用栅极绝缘膜的加厚，但是，加厚会导致导通电阻的增加。
[0010]从本说明书和附图的描述其它的任务和新颖特征将变得清楚。[0011]在一个实施例中，在第一凹部侧表面的上部形成栅极绝缘膜。该第一凹部在基底层(base layer)中形成并且其下端位于低浓度杂质层中。在第一凹部的底表面及侧表面的下部上形成第一下部绝缘膜，并且其比栅极绝缘膜厚。另外，第一下部绝缘膜的上端连接到栅极绝缘膜的下端。栅极电极嵌在第一凹部中。源极层是第一导电类型的、形成在比所述基底层浅的基底层中，并且当在平面图中看时位置紧挨着第一凹部。第二下部绝缘膜形成在第二凹部的底表面及侧表面的下部上。在第二凹部侧表面的上部处形成上部绝缘膜，并且其下端连接到第二下部绝缘膜的上端。在平面图中看时，第二凹部围绕第一凹部。嵌入电极嵌在第二凹部中。第二凹部的深度大于或等于第一凹部深度的90%并且小于或等于第一凹部深度的110%。另外，第二下部绝缘膜的厚度大于或者等于第一下部绝缘膜厚度的95%并且小于或等于第一下部绝缘膜厚度的105%。上部绝缘膜比栅极绝缘膜厚。
[0012]根据上述一个实施例，可以抑制在施加漏极电压时终止沟槽的栅极绝缘膜中电场强度的增加，并因此可以提高可靠性。
【专利附图】
【附图说明】
[0013]从下面结合附图对某些优选实施例的描述，本发明的上述目的及其它目的、优点和特征将变得更加明显，其中:
[0014]图1A和IB是根据第一实施例的半导体装置的平面图；
[0015]图2A和2B是半导体装置的主截面的放大的平面图；
[0016]图3是半导体装置的主截面的放大的平面图；
[0017]图4A和4B是半导体装置的横截面视图；
[0018]图5A至5C是示出制造半导体装置的方法的横截面视图；
[0019]图6A至6C是示出制造半导体装置的方法的横截面视图；
[0020]图7A至7C是示出制造半导体装置的方法的横截面视图；
[0021]图8A至SC是示出制造半导体装置的方法的横截面视图；
[0022]图9A至9C是示出制造半导体装置的方法的横截面视图；
[0023]图1OA至IOC是示出制造半导体装置的方法的横截面视图；
[0024]图11是示出根据第二实施例的半导体装置的配置的横截面视图；
[0025]图12A至12C是示出制造根据第二实施例的半导体装置的一种方法的横截面视图；以及
[0026]图13A和13B是用于描述第一实施例的效果的图。
具体实施例
[0027]现在将参考说明性实施例描述本发明。本领域技术人员将认识到，利用本发明的教导可以实现许多替代实施例，并且本发明不限于为解释目的而说明的实施例。
[0028]在下文中，将利用附图来描述实施例。此外，在所有图中，相同的构成元素用相同的参考标记指示，并且对其的描述将不重复。
[0029](第一实施例)
[0030]将参考图1A至4B来描述根据第一实施例的半导体装置。图1A和IB是根据该实施例的半导体装置的平面图。图2A、2B和3是该半导体装置的主截面的放大平面图。图4A和4B是该半导体装置的横截面视图。
[0031]在图1A至4B中，附图标记CE表示单元区域，DE表示栅极引出区域，EE表示外周区域，TRg表示栅极沟槽，TRd表示引出沟槽，TRe表示终止沟槽，CTs、CTd和CTg表示接触孔，Ms表不源极布线，Mg表不栅极布线，PG表不插塞，BR表不阻挡金属膜，OPs和OPg表不开口部分，SUB表不衬底，SB表不衬底主体，EP表不外延层，GE表不栅极电极，PR表不p型区域，NR表示η型区域，GI表示栅极绝缘膜，CD表示电导体，FILl表示第一下部绝缘膜，FIL2表示第二下部绝缘膜，FIH表示上部绝缘膜，BE表示背电极，而VE表示嵌入电极。
[0032]根据该实施例的半导体装置具有漏极层(衬底主体SB)、低浓度杂质层(外延层ΕΡ)、基底层(P型区域PR)、栅极绝缘膜G1、栅极电极GE、第一下部绝缘膜FIL1、第二下部绝缘膜FIL2、源极层(η型区域NR)、上部绝缘膜FM、以及嵌入电极VE。漏极层(衬底主体SB)是第一导电类型(在以下描述中，称为η型)。低浓度杂质层(外延层EP)是η型，形成在漏极层(衬底主体SB)上，并且具有比漏极层(衬底主体SB)低的杂质浓度。基底层(P型区域PR)是第二导电类型(在以下描述中，称为P型)，并且位于低浓度杂质层(外延层EP)上。栅极绝缘膜GI形成在第一凹部(栅极沟槽TRg)的侧表面的上部处。第一凹部(栅极沟槽TRg)形成在基底层(P型区域PR)中，并且其下端位于低浓度杂质层(外延层EP)中。第一下部绝缘膜FILl形成在第一凹部(栅极沟槽TRg)的底表面及侧表面的下部上，并且比栅极绝缘膜GI厚。另外，第一下部绝缘膜FILl的上端连接到栅极绝缘膜GI的下端。栅极电极GE嵌在第一凹部(栅极沟槽TRg)中。源极层(η型区域NR)是η型，形成在基底层(P型区域PR)中，比基底层(P型区域PR)浅，并且当在平面图中看时位置紧挨着第一凹部(栅极沟槽TRg)。第二下部绝缘膜FIL2形成在第二凹部(终止沟槽TRe)的底表面及侧表面的下部上。上部绝缘膜FIH形成在第二凹部(终止沟槽TRe)的侧表面的上部处，并且其下端连接到第二下部绝缘膜FIL2的上端。当在平面图中看时，第二凹部(终止沟槽TRe)围绕第一凹部(栅极沟槽TRg)。嵌入电极VE嵌在第二凹部(终止沟槽TRe)中。
[0033]第二凹部(终止沟槽TRe)的深度大于或等于第一凹部(栅极沟槽TRg)的深度的90%，并且小于或等于第一凹部(栅极沟槽TRg)的深度的110%。另外，第二下部绝缘膜FIL2的厚度大于或等于第一下部绝缘膜FILl厚度的95%，并且小于或等于第一下部绝缘膜FILl厚度的105%。上部绝缘膜FIH比栅极绝缘膜GI厚。
[0034]下文中将进行具体描述。
[0035]首先，将参考图1A来描述对半导体装置布线布局的概述。图1A是平面图并且利用阴影部分示出了其中形成半导体装置的栅极布线Mg和源极布线Ms的区域。源极布线Ms设置在半导体装置的中心部分处。栅极布线Mg沿半导体装置的边缘环形地形成，从而围绕源极布线Ms。源极布线Ms和栅极布线Mg中的每一个都用由例如氮化物膜、聚酰亚胺膜等制成的钝化膜(未示出)覆盖。分别在钝化膜的预定区域中提供用于接合金属线等的开口部分OPs和OPg (开口位置由虚线示出)。
[0036]接下来，将参考图1B的平面图来描述单元区域CE、栅极引出区域DE和终止沟槽TRe的布局。在图中，单元区域CE和栅极引出区域DE由虚线示出，而终止沟槽TRe由点划线示出。单元区域CE设置在半导体装置的中心部分处。多个单元晶体管布置在单元区域CE中。每个单元晶体管都有具有沟槽结构的栅极电极。形成源极布线Ms，从而覆盖单元区域CE。栅极引出区域DE设置在单元区域CE的四个角部中与同一边接触的两个角部(例如，一侧上短边的两侧)处。栅极引出区域DE是用于把单元晶体管的栅极电极GE引出到单元区域CE外面的区域。栅极电极GE在图的两个横向方向都引出，而在纵向方向不引出。
[0037]S卩，当在横向方向中看时，栅极引出区域DE插在单元区域CE和终止沟槽TRe之间。但是，当在纵向方向中看时，单元区域CE和终止沟槽TRe彼此相邻。
[0038]当在平面图中看时，栅极布线Mg是环形地形成的，以围绕单元区域CE (源极布线Ms)，同时与在纵向方向延伸的终止沟槽以及栅极引出区域DE的一部分重叠。终止沟槽TRe环形地形成为与单元区域CE和栅极弓I出区域DE隔开一定距离，从而围绕单元区域CE和栅极引出区域DE。在图中在纵向方向延伸的终止沟槽TRe上形成栅极布线Mg，以便与终止沟槽TRe重叠。
[0039]接下来，将参考图2A和2B来描述沟槽和扩散层的布局。图2A和2B是图1B中部分A的放大平面图。虽然在图中没有示出，但是，图1B中的部分B布置成基于在图中垂直方向延伸的线与部分A线对称。另外，在图2A中，其中形成沟槽的区域由对角线示出。
[0040]在单元区域CE中，大量在横向方向(X方向)延伸的条形栅极沟槽TRg在图中Y方向以相等的节距(相邻沟槽之间的距离LI)并排布置。这大量栅极沟槽TRg的所有末端都连接到在纵向方向(Y方向)延伸的栅极沟槽TRg。单元晶体管是具有沟槽栅极结构的垂直金属氧化物半导体(M0S)，而栅极沟槽TRg是用于嵌入电导体CD的沟槽，电导体CD充当配置单元晶体管的栅极电极GE。
[0041]在栅极引出区域DE中，大量在横向方向(图中的X方向)延伸的引出沟槽TRd (第三凹部)在图中Y方向布置成以相等的节距(相邻沟槽之间的距离LI)彼此平行。这大量引出沟槽TRd —侧上的所有侧边都连接到在纵向方向(图中的Y方向)延伸的栅极沟槽TRg，并且所有的另一侧都连接到在纵向方向(图中的Y方向)延伸的引出沟槽TRc。
[0042]引出沟槽TRd与栅极沟槽TRg连续且一体地形成。即，引出沟槽TRd连接到栅极沟槽TRg。引出沟槽TRd是用于嵌入电导体CD的沟槽，其中电导体CD把栅极电极GE引出到单元区域CE的外面。
[0043]终止沟槽TRe设置在半导体装置的外周区域EE中，并且设置成与最外面的栅极沟槽TRgo、位于最外一侧上的引出沟槽TRdo和在纵向方向延伸的引出沟槽TRc中所有都隔开一定距离L2。提供终止沟槽TRe以通过使其侧壁上的绝缘膜厚来释放电场强度以及防止电介质击穿或泄漏的发生。距离L2等于或窄于栅极沟槽TRg的放置间隔LI。
[0044]栅极电极GE (填满栅极沟槽TRg内部的电导体CD)和引出电极TE (填满引出沟槽TRd内部的电导体⑶)彼此连续并且一体地形成。嵌入电极VE (填满终止沟槽TRe内部的电导体CD)通过嵌在接触孔CTg (下文描述)中的插塞PG和栅极布线Mg连接到栅极电极GE。此外，填满沟槽TRg、TRd、TRc和TRe内部的电导体⑶是例如掺杂的多晶硅。
[0045]在横向方向延伸的栅极沟槽TRg、在纵向方向延伸的栅极沟槽TRg及在横向方向延伸的引出沟槽TRd的宽度全部都形成为相同的宽度Wl。在纵向方向延伸的引出沟槽TRc具有比宽度Wl宽的宽度W2，以便确保用于形成接触件(下文描述)的空间(W1〈W2)。另外，终止沟槽TR3也具有比宽度Wl宽的宽度W2，以便确保形成接触件(下文描述)的空间(W1〈W2)。沟槽TRg、TRd、TRc和TRe的深度(从衬底的表面到沟槽的底表面的距离)全部都是几乎相同的深度。但是，在这些深度中有时会出现一定的变化量。即使在这种情况下，在大多数情况下，终止沟槽TRe的深度也大于或等于栅极沟槽TRg深度的90%并且小于或等于栅极沟槽TRg深度的110%。
[0046]在单元区域CE的表面层中形成其中引入n+类型杂质的η型区域NR。
[0047]在栅极引出区域DE的表面层中形成其中引入P类型杂质的P型区域PR。P型区域PR形成在外周区域EE的表面层中。P型区域PR形成在终止沟槽TRe和最靠近终止沟槽TRe的栅极沟槽TRgo之间的区域中。但是，也在终止沟槽TRe外面的预定区域中形成P型区域PR。
[0048]接下来，将参考图3来描述接触孔的布局。图3是平面图并且通过对角线示出了其中形成接触孔的部分。由例如钨制成的插塞掩埋在接触孔中，并且电接触位于绝缘夹层下面的半导体层和位于该绝缘夹层之上的栅极布线/源极布线。
[0049]在单元区域CE中，接触孔CTs在横向方向延伸并且彼此相邻的栅极沟槽TRg之间沿着的栅极沟槽TRg设置。另外，在最外面的栅极沟槽TRgo和在横向方向延伸的终止沟槽TRe之间沿栅极沟槽TRg形成接触孔CTso。在栅极弓丨出区域DE中，接触孔CTd设置于在横向方向延伸并且彼此相邻的引出沟槽TRd之间。另外，接触孔CTdo形成在最外面的引出沟槽TRdo和在横向方向延伸的终止沟槽Tre之间。接触孔CTd和CTdo全都布置成被偏置到单元区域CE —侧(即，远离栅极布线Mg的一侧)。以这样的方式，可以充分确保栅极布线Mg和源极布线Ms之间的距离。
[0050]接触孔CTg (第一接触件)设置于在纵向方向延伸的引出沟槽TRc之上。接触孔CTe (第二接触件)设置于在纵向方向延伸的终止沟槽TRe之上。
[0051]接下来，将参考图4Α和4Β来描述半导体装置的横截面结构。图4Α和4Β分别是沿图3的线X-X和Y-Y取得的横截面图。即，图4Α示出了栅极引出区域DE和外周区域EE的横截面结构。图4Β示出了单元区域CE和外周区域EE的横截面结构。
[0052]如图4Β中所示出的，衬底SUB具有由η+型硅制成的衬底主体SB和衬底主体SB上η_类型的外延层ΕΡ。衬底主体SB是体硅衬底。外延层EP是在衬底主体SB上外延生长的娃层。
[0053]在单元区域CE中设置栅极沟槽TRg。栅极沟槽TRg的上部侧壁覆盖有栅极绝缘膜GI (膜厚度:tl)。栅极沟槽TRg的下部侧壁覆盖有比栅极绝缘膜GI厚的第一下部绝缘膜FILl (膜厚度:t2) (tl〈t2)。由掺杂的多晶硅制成的电导体⑶掩埋在栅极沟槽TRg中。电导体CD充当栅极电极GE。栅极绝缘膜GI的下端连接到第一下部绝缘膜FILl的上端。
[0054]在衬底SUB的与栅极沟槽TRg相邻的区域中分别形成每一都具有预定深度的P型区域PR和η型区域NR。P型区域PR充当基底区域，而η型区域NR充当源极区域。但是，不在位于最外面外围栅极沟槽TRgo和终止沟槽TRe之间的P型区域PR中形成η型区域NR。
[0055]接触孔CTs在厚度方向穿过绝缘夹层IL2、绝缘膜ILl和η型区域NR，并且穿透至P型区域PR的中间。接触孔CTso在厚度方向穿过绝缘夹层IL2和绝缘膜ILl，并且形成到P型区域PR的中间。由钨制成的插塞PG通过阻挡金属BR嵌在接触孔CTs和CTso中。插塞PG把P型区域PR和η型区域NR电连接到源极布线Ms。
[0056]终止沟槽TRe设置在外周区域EE中。终止沟槽TRe的深度d2几乎与栅极沟槽TRg的深度dl相同或者稍深(dl?d2)。如在图2A和2B中所描述的，终止沟槽TRe的宽度W2大于栅极沟槽TRg的宽度Wl (W1〈W2)。终止沟槽TRe的上部侧壁覆盖有上部绝缘膜FIH,而下部侧壁覆盖有第二下部绝缘膜FIL2。在该实施例中，上部绝缘膜FIH的厚度t4几乎与第二下部绝缘膜FIL2的厚度t3相同(t3=t4)。另外，在这里，第二下部绝缘膜FIL2的厚度t3和覆盖栅极沟槽TRg的下部侧壁的第一下部绝缘膜FILl的厚度t2是相同的厚度(t3=t2)。但是，t3也可以为大于或等于t2的95%并且小于或等于t2的105%。
[0057]于是，最外面的栅极沟槽TRgo和终止沟槽TRe之间的距离L2等于或小于彼此相邻的栅极沟槽TRg和TRgo之间的距离LI (L2≤LI)。
[0058]如图4A中所示出的，引出沟槽TRd设置在栅极引出区域DE中。引出沟槽TRd的深度是与栅极沟槽TRg的深度dl相同的深度。如上所述，类似于终止沟槽TRe，引出沟槽TRd的宽度W2大于栅极沟槽TRg的宽度Wl (W1〈W2)。引出沟槽TRd的上部侧壁覆盖有栅极绝缘膜GI (膜厚度:tl)。引出沟槽TRd的下部侧壁覆盖有绝缘膜FIL3 (膜厚度:t2)，其中绝缘膜FIL3具有与栅极沟槽TRg的下部侧壁上的第一下部绝缘膜FILl (膜厚度:t2)相同的厚度。由掺杂的多晶硅制成的电导体CD掩埋在引出沟槽TRd中。该电导体CD是电连接栅极电极GE和栅极布线Mg的引出电极TE。
[0059]另外，也在衬底SUB的与引出沟槽TRd相邻的区域中形成P型区域PR。
[0060]在引出沟槽TRd之上设置接触孔CTd，而在终止沟槽TRe之上设置接触孔CTe。接触孔CTd和CTe都穿过绝缘夹层IL2。如上所述，由钨制成的插塞PG穿过阻挡金属BR嵌在接触孔CTd和CTe中。插塞PG把掩埋在引出沟槽TRd中的引出电极TE和掩埋在终止沟槽TRe中的嵌入电极VE电连接到栅极布线Mg。 [0061]在衬底的表面上形成绝缘膜ILl和绝缘夹层IL2。另外，在绝缘夹层IL2之上形成栅极布线Mg。此外，在衬底SUB的后表面上形成背电极BE。背电极BE充当漏极电极。
[0062]此外，在该图中所示出的例子中，在栅极沟槽TRg侧壁中栅极绝缘膜GI和第一下部绝缘膜FILl之间的边界位于外延层EP中。另外，在终止沟槽TRe侧壁中在第二下部绝缘膜FIL2和上部绝缘膜FIH之间的边界处形成台阶，并且该边界位于外延层EP中。但是，还有一种情况是，其中在第二下部绝缘膜FIL2和上部绝缘膜FIH之间没有边界。
[0063]根据以上所述的半导体装置，位于终止沟槽TRe侧壁上部处的上部绝缘膜比位于栅极沟槽TRg侧壁上部的栅极绝缘膜GI厚。于是，即使大的电压施加到背电极BE并因此终止沟槽TRe的侧壁附近的电场强度增加，也可以抑制终止沟槽TRe中电介质击穿的发生。因此，半导体装置的可靠性得以提高。
[0064]另外，通过使终止沟槽TRe的第二下部绝缘膜FIL2和栅极沟槽TRg的第一下部绝缘膜FILl的厚度彼此相等，并使终止沟槽TRe和栅极沟槽TRg的深度彼此相等，可以在终止沟槽下面形成与栅极沟槽TRg下面的电场分布类似的电场分布。也即，可以在所有的终止沟槽TRe以及纵向布置的栅极沟槽TRg下面形成更均匀的电场分布，并因此可以抑制耐受电压低的异常情况的发生。
[0065]在这里，将研究通过使终止沟槽TRe和栅极沟槽TRg的深度彼此相等所获得的效果。在图13A和13B中示出了处于高电压施加在源极和漏极之间的状态的耗尽层和雪崩电流通路。图13A示出了在终止沟槽TRe的深度比栅极沟槽TRg的深度浅的情况下的结果。图13B示出了在终止沟槽TRe的深度与栅极沟槽TRg的深度相同的情况下的结果。
[0066]在图13A中，终止沟槽TRe (在该图中是最右边的沟槽)的深度比栅极沟槽TRg (在该图中是除终止沟槽之外的沟槽)的深度浅。因此，栅极沟槽TRg和栅极沟槽TRg之间的电场分布与栅极沟槽TRg和终止沟槽TRe之间的电场分布彼此不同，并因此在栅极沟槽TRg和终止沟槽TRe之间发生耐受电压低的异常情况。即，即使通过用厚的绝缘膜覆盖终止沟槽TRe的侧壁来提高耐受电压，但是，由于电场分布是不均匀的，因此在栅极沟槽TRg和终止沟槽TRe之间也会发生击穿。
[0067]另一方面，在图13B中，终止沟槽TRe (在该图中是最右边的沟槽)的深度与栅极沟槽TRg (在该图中是除终止沟槽之外的沟槽)的深度相同。因此，栅极沟槽TRg和栅极沟槽TRg之间的电场分布与栅极沟槽TRg和终止沟槽TRe之间的电场分布变得基本上均匀，并因此在栅极沟槽TRg和终止沟槽TRe之间不存在耐受电压低的异常情况。
[0068]在上述半导体装置所具有的垂直金属氧化物半导体场效应晶体管(MOSFET)中，如果在栅极电极GE和源极布线Ms之间施加预定电压，使得栅极电极GE具有高电位，则在面向栅极电极GE的P型区域PR中形成沟道。于是，电流通过该沟道在漏极和源极之间流动。
[0069]接下来，参考图5A至IOC来描述制造上述半导体装置的方法。图5A至IOC全都对应于图3线Y-Y附近的横截面视图。此外，图3线X-X附近的横截面视图将不示出和描述。但是，在形成栅极沟槽TRg及其内部的每个结构时同时形成引出沟槽TRdo及其内部的每个结构。另外，在形成接触孔CTs (后面描述)的过程中，接触孔CTd在形成引出沟槽TRd之上,并且接触孔CTe形成在终止沟槽TRe之上。
[0070]首先，如图5A中所示出的，准备衬底SUB，其中在n+型半导体衬底主体SB上形成n型外延层EP。接下来，在衬底SUB的表面上形成硬掩膜MKl，在硬掩膜MKl中第一层LYl和第二层LY2层压到一起。第一层LYl是例如氧化硅膜，而第二层LY2由例如氮化硅膜制成。硬掩膜MKl在其中应当形成沟槽的区域中具有开口。接下来，通过利用硬掩膜MKl作为掩膜各向异性地蚀刻η—型外延层EP来同时形成上部沟槽Tgh和上部沟槽Teh。由于将随后描述的下部沟槽的形成，上部沟槽Tgh和上部沟槽Teh分别变成栅极沟槽TRg和终止沟槽TRe。在这里，上部沟槽Teh的宽度W2比上部沟槽Tgh的宽度Wl宽。另外，上部沟槽Teh的深度d4 (从衬底表面到沟槽底表面的距离)与上部沟槽Tgh的深度d3几乎相同。但是，由于沟槽宽度宽，因此深度变得稍深(d4≥ d3)。另外，上部沟槽Teh和上部沟槽Tgh之间的距离L2几乎与上部沟槽Tgh和Tgh之间的距离LI相同或者稍窄(L2 ≤ L1)。
[0071 ] 此外，为了使嵌入性更好，优选在上部沟槽Tgh和Teh的侧表面上提供大约85 °的倾斜角。例如通过利用包括碳的反应气体CBrF3执行蚀刻来提供该倾斜角。在这样的方法中，碳在等离子体中合成有机物质(俗称:积存(depot))，并且其粘到沟槽的侧表面并充当蚀刻掩膜。以这样的方式，随着蚀刻的进行，在侧表面上形成倾斜角。于是，如果反应气体中的碳含量大，则倾斜角变大。
[0072]此外，设置倾斜角的方法不限于此。可以通过例如这样一种方法来提供倾斜角，其中，在形成沟槽开口之后，执行各向同性蚀刻，从而使蚀刻掩膜的沟槽开口的外围边界部分附近后退(retreat)，并随后通过利用化学干法蚀刻(⑶E)执行蚀刻。
[0073]接下来，如图5B中所示出的，通过使用化学汽相淀积(CVD)方法，在衬底的整个表面上，包括上部沟槽Tgh和Teh的内表面，形成保护膜PL(例如，氮化物膜(SiN))。此外，在这个图中或者后面的图中，第二层LY2被示出为保护膜PL的一部分。
[0074]接下来，如图5C中所示出的，使用各向异性蚀刻去除上部沟槽Tgh的底表面上的保护膜PL和上部沟槽Teh的底表面上的保护膜PL。 [0075]接下来，如图6A中所示出的，通过利用保护膜PL作为掩膜进一步各向异性地蚀刻n_型外延层EP，同时形成下部沟槽Tgl和下部沟槽Tel。以该方式，同时形成栅极沟槽TRg和终止沟槽TRe。即，栅极沟槽TRg的深度dl变成几乎与终止沟槽TRe的深度d2相同的深度。但是，由于宽度宽，因此深度变得稍深(dl<d2)。此外，为了使嵌入性更好，在下部沟槽Tgl和Tel的侧表面上也设置大约85°的倾斜角。设置倾斜角的方法与上面所述的方法相同。
[0076]接下来，如图6B中所示出的，利用保护膜PL作为掩膜，执行通过硅的局部氧化(LOCOS)的氧化。以这样的方式，在下部沟槽Tgl和Tel的内壁上形成厚绝缘膜SI。
[0077]接下来，如图6C中所示出的，通过使用CVD方法，在包括栅极沟槽TRg的内表面和终止沟槽TRe的内表面的衬底表面上形成CVD绝缘膜CVI。
[0078]接下来，如图7A中所示出的，在衬底上形成抗蚀剂掩膜MK2。抗蚀剂掩膜MK2在终止沟槽TRe的区域中具有开口。
[0079]接下来，如图7B中所示出的，利用抗蚀剂掩膜MK2作为掩膜，执行湿法蚀刻。以这样的方式，去除终止沟槽TRe的内表面上的CVD绝缘膜CVI。
[0080]接下来，如图7C中所示出的，去除抗蚀剂掩膜MK2。
[0081]接下来，如图8A中所示出的，以CVD绝缘膜CVI作为掩膜，通过热磷酸去除终止沟槽TRe的内表面上的保护膜PL。由于与抗蚀剂掩膜相比，CVD绝缘膜CVI具有出色的耐酸性，因此CVD绝缘膜CVI适合作为该过程的掩膜。
[0082]接下来，如图8B中所示出的，CVD绝缘膜CVI和绝缘膜SI被通过湿蚀刻去除。以这样的方式，下部沟槽Tgl和Tel在横向方向延伸。可以通过改变绝缘膜SI的膜厚度，将延伸尺度设置成任意尺度。另外，在下部沟槽Tgl和Tel中每一个与上部沟槽Tgh和Teh中每一个之间的边界处形成台阶ST。
[0083]接下来，如图SC中所示出的，利用保护膜PL作为掩膜，执行LOCOS氧化。以这样的方式，在栅极沟槽TRg的内壁的下部处形成第一下部绝缘膜FIL1，并且在终止沟槽TRe的内壁上形成第二下部绝缘膜FIL2和上部绝缘膜FIH。在这里，栅极沟槽TRg的第一下部绝缘膜FILl的厚度t2、终止沟槽TRe的第二下部绝缘膜FIL2的厚度t3、以及终止沟槽TRe的上部绝缘膜FIH的厚度t4，全都是相同的厚度(t2=t3=t4)。即，在这个过程中，几乎没有形成第二下部绝缘膜FIL2和上部绝缘膜FIH之间的边界。此外，厚度t4可以大于或等于厚度t3的95%并且小于或等于厚度t3的105%。
[0084]接下来，如图9A中所示出的，通过利用热磷酸进行蚀刻，去除保护膜PL。
[0085]接下来，如图9B中所示出的，通过使用热氧化方法，在栅极沟槽TRg的上部内壁上形成栅极绝缘膜GI。此时，第一下部绝缘膜FILl、第二下部绝缘膜FIL2和上部绝缘膜FIH也经受氧化并因此变得稍厚。
[0086]接下来，如图9C中所示出的，在衬底的整个表面上淀积例如由掺杂的多晶硅制成的电导体CD之后，执行回蚀。以这样的方式，在栅极沟槽TRg中形成栅极电极GE，并在终止沟槽TRe中形成嵌入电极VE。此外，虽然图中没有示出，但是也在引出沟槽TRdo中形成引出电极TE。
[0087]接下来，如图1OA中所示出的，通过利用抗蚀图案的离子注入工艺，将P型杂质和η型杂质分别引入到预定的区域中至预定的深度。以这样的方式，形成P型区域PR和η型区域NR。[0088]接下来，如图1OB中所示出的，在衬底上形成绝缘夹层IR。
[0089]接下来，如图1OC中所示出的，形成接触孔CTs。接触孔CTs穿过绝缘夹层IR、第一层LYl (绝缘膜ILl)和η型区域NR，并且到达P型区域PR的半程(halfway)深度。之后，在整个表面上形成例如由钛/氮化钛制成的阻挡金属BR之后，在接触孔CTs中形成例如由鹤制成的插塞PG。
[0090]接下来，通过使用喷射方法或蒸发方法形成导电膜，并然后选择性地去除该导电膜。以这样的方式，在衬底的表面上形成源极布线Ms和栅极布线Mg。之后，在这些布线之上形成钝化膜(未示出)之后，在钝化膜(未示出)中形成用于接合的开口部分OPs和OPg。最后，在衬底的后表面上形成背电极BE，从而完成如图1A至4B中所示出的半导体装置。
[0091]根据上述制造半导体的方法，由于栅极沟槽TRg和终止沟槽TRe同时形成，因此这两者可以以几乎相同的深度形成。另外，由于栅极沟槽TRg的第一下部绝缘膜FILl和终止沟槽TRe的内壁上的第二下部绝缘膜FIL2同时形成，因此这两者可以以几乎相同的厚度形成。
[0092]此外，在以上描述中，垂直型晶体管是η沟道晶体管。但是，垂直型晶体管也可以是P沟道MOS。
[0093](第二实施例)
[0094]图11是示出根据第二实施例的半导体装置的配置的横截面视图。除上部绝缘膜FIH的厚度t4比栅极绝缘膜GI的厚度tl厚并且比第二下部绝缘膜FIL2的厚度t3薄(tl〈t4〈t3)之外，根据该实施例的半导体装置具有与根据第一实施例的半导体装置相同的配置。
[0095]为了改善绝缘膜的耐电介质击穿性，覆盖终止沟槽TRe的内壁的绝缘膜(上部绝缘膜FIH和第二下部绝缘膜FIL2)的厚度越厚越好。但是，如果绝缘膜的厚度越来越厚而不增加最外面的栅极沟槽TRgo和终止沟槽TRe之间的距离L2，则形成接触孔CTso的工艺余量(process margin) LM 减小。
[0096]相反，在该实施例中，就绝缘膜的电介质击穿特性而言，第二下部绝缘膜FIL2的厚度t3可以制成足够厚。另外，上部绝缘膜FIH的厚度t4可以设置成可以实现耐受电压和确保工艺余量LM的厚度。
[0097]在下文中，将参考图12A至12C来描述根据第二实施例制造半导体装置的方法的例子。
[0098]根据该实施例的制造半导体装置的方法具有与在根据第一实施例的制造方法中描述的图8A相同的制造流程，并且其描述将不重复。图12A对应于图8A。
[0099]如图12A中所示出的，利用CVD绝缘膜CVI作为掩膜，通过热磷酸去除终止沟槽TRe的内表面上的保护膜PL。
[0100]接下来，如图12B中所示出的，利用保护膜PL作为掩膜，执行LOCOS氧化。以这样的方式，在终止沟槽TRe的上部侧壁上形成上部绝缘膜FIH。此时，由于栅极沟槽TRg的上部侧壁被保护膜PL和CVD绝缘膜的层压膜遮掩，因此氧化不继续进行。另外，由于栅极沟槽TRg的第一下部绝缘膜FILl和终止沟槽TRe的第二下部绝缘膜FIL2厚，因此，相比于上部绝缘膜FIH的厚度，厚度的增加量小。
[0101]接下来，如图12C中所示出的，通过湿蚀刻被去除CVD绝缘膜。此时，栅极沟槽TRg和终止沟槽TRe的下部绝缘膜FIL的厚度也被部分蚀刻。之后，通过热磷酸去除保护膜PL。
[0102]通过在图12B的过程中控制LOCOS氧化条件，在图12C的步骤中可以使栅极沟槽TRg的第一下部绝缘膜FILl的厚度、终止沟槽TRe的第二下部绝缘膜FIL2的厚度、以及终止沟槽TRe的上部绝缘膜FIH的厚度分别是预定的厚度t2、t3和t4。但是，在绝缘膜的耐电介质击穿性方面，使终止沟槽TRe的上部绝缘膜FIH的厚度t4比栅极绝缘膜GI的厚度tl厚。
[0103]由于后续工艺过程遵循第一实施例中图9C至IOC的制造流程，因此对其的描述将
不重复。
[0104]此外，通过该实施例，可以获得与第一实施例中相同的效果。另外，可以使终止沟槽TRe的上部绝缘膜FIH的厚度t4比第二下部绝缘膜FIL2的厚度t3薄。以这样的方式，即使不改变第一下部绝缘膜FILl和第二下部绝缘膜FIL2的厚度，也可以把上部绝缘膜FIH的厚度t4设置成可以实现确保及工艺余量LM以及耐受电压的厚度。
[0105]已经基于以上实施例具体描述了发明人所提出的本发明。但是，本发明不限于上述实施例，并且可以进行各种修改而不背离本发明的主旨。
[0106]显然，本发明不限于以上实施例，并且可以修改和变化而不背离本发明的范围与精神。
【权利要求】
1.一种半导体装置，包括: 第一导电类型的漏极层； 第一导电类型的低浓度杂质层，其形成在漏极层之上并且具有比漏极层低的杂质浓度； 第二导电类型的基底层，其位于低浓度杂质层之上； 栅极绝缘膜，形成在基底层中形成的第一凹部的侧表面的上部处，其中所述第一凹部具有位于低浓度杂质层中的下端部； 第一下部绝缘膜，形成在第一凹部的底表面以及侧表面的下部上，比栅极绝缘膜厚，并且连接到栅极绝缘膜； 栅极电极，嵌在第一凹部中； 第一导电类型的源极层，其形成在基底层中，比基底层浅，并且当在平面图中看时位置紧挨着第一凹部； 第二下部绝缘膜，形成在第二凹部的底表面以及侧表面的下部上，当在平面图中看时，第二凹部围绕第一凹部； 上部绝缘膜，形成在第二凹部的侧表面的上部处并且连接到第二下部绝缘膜；以及 嵌入电极，嵌在第二凹部中， 其中第二凹部的深度大于或等于第一凹部深度的90%并且小于或等于第一凹部深度的 110%， 第二下部绝缘膜的厚度大于或等于第一下部绝缘膜厚度的95%并且小于或等于第一下部绝缘膜厚度的105%，并且上部绝缘膜比栅极绝缘膜厚。
2.如权利要求1所述的半导体装置，其中上部绝缘膜的厚度大于或等于第二下部绝缘膜厚度的95%并且小于或等于第二下部绝缘膜厚度的105%。
3.如权利要求1所述的半导体装置，其中彼此平行地形成多个第一凹部， 在所述多个第一凹部中的每一个中形成所述栅极绝缘膜、第一下部绝缘膜和栅极电极，及 所述多个第一凹部之间的距离等于最靠近第二凹部的第一凹部和第二凹部之间的距离。
4.如权利要求1所述的半导体装置，还包括: 第三凹部，连接到第一凹部； 引出电极，形成在第三凹部中并且连接到栅极电极； 第一接触件，连接到引出电极；以及 第二接触件，连接到嵌入电极， 其中第一下部绝缘膜形成在第三凹部的下部处，并且在第三凹部的上部处形成具有与栅极绝缘膜相同厚度的绝缘膜，并且上部绝缘膜比第二下部绝缘膜薄。
5.一种制造半导体装置的方法，包括: 在层压的衬底的第一表面中形成第一凹部和围绕第一凹部的第二凹部，并且用保护膜覆盖第一凹部的侧表面的上部和层压的衬底的第一表面，其中第一导电类型的半导体衬底和具有比该半导体衬底低的杂质浓度的第一导电类型的半导体层层压在该层压的衬底中； 通过以保护膜作为掩膜来热氧化第一凹部和第二凹部，形成位于第一凹部的侧表面的下部和底表面处的第一绝缘膜和位于第二凹部的侧表面和底表面上的第二绝缘膜； 去除保护膜； 通过热氧化第一凹部，在第一凹部的侧表面的上部处形成比第一绝缘膜和第二绝缘膜薄的栅极绝缘膜；以及 在第一凹部中嵌入栅极电极并且还在第二凹部中形成嵌入电极。
6.一种制造半导体装置的方法，包括: 在层压的衬底的第一表面中形成第一凹部和围绕第一凹部的第二凹部，并且用保护膜覆盖第一凹部的侧表面的上部、第二凹部的侧表面的上部和层压的衬底的第一表面，其中第一导电类型的半导体衬底和具有比该半导体衬底低的杂质浓度的第一导电类型的半导体层层压在该层压衬底中； 通过以保护膜作为掩膜热氧化第一凹部和第二凹部，形成位于第一凹部的侧表面的下部和底表面处的第一绝缘膜和位于第二凹部的侧表面的下部和底表面处的第二绝缘膜； 去除位于第二凹部 的侧表面的上部处的保护膜； 通过以保护膜作为掩膜来热氧化第一凹部和第二凹部，在第二凹部的侧表面的上部处形成比第二绝缘膜薄的第三绝缘膜； 去除保护膜； 通过热氧化第一凹部，在第一凹部的侧表面的上部处形成比第三绝缘膜薄的栅极绝缘膜；以及 在第一凹部中嵌入栅极电极并且还在第二凹部中形成嵌入电极。
【文档编号】H01L21/336GK103972289SQ201410015627
【公开日】2014年8月6日 申请日期:2014年1月14日 优先权日:2013年1月31日
【发明者】徳田悟 申请人:瑞萨电子株式会社