一种可调恒流源集成芯片及制造方法
【专利摘要】本发明涉及一种可调恒流源集成芯片及制造方法，它包括作为N-掺杂区的单晶硅N-型抛光片，在所述N-掺杂区的背面设置有N+重掺杂区，在所述N-掺杂区的正面设置有三极管Q2、恒流二极管CRD、三极管Q1和电阻R，所述电阻R的N+掺杂区的一端与三极管Q2的N+掺杂区相连，同时作为恒流源集成芯片的阴极，另一端分别与三极管Q1的N+掺杂区、三极管Q2的P掺杂区相连；所述三极管Q1的P掺杂区分别与恒流二极管CRD的P掺杂区、三极管Q2的P掺杂区、三极管Q2的N掺杂区相连；所述恒流二极管CRD的N掺杂区分别与恒流二极管CRD的P掺杂区、第二N+掺杂区相连；所述N+重掺杂区作为恒流源集成芯片的阳极。
【专利说明】一种可调恒流源集成芯片及制造方法
【技术领域】
[0001]本发明涉及一种集成芯片，特别涉及一种可调恒流源集成芯片及制造方法。属于集成芯片【技术领域】。
【背景技术】
[0002]恒流源是能够向负载提供恒定电流的电源，广泛用于电子线路中，特别是近年来的LED照明的兴起，其恒流驱动方案更是推动了低成本、高可靠的恒流源器件发展。目前按照恒流源电路主要组成器件的不同，可分为三类:晶体管恒流源(参见图14)、结型场效应管恒流源(参见图15 )、集成运放恒流源。三种方案有各自不同的优缺点，晶体管恒流源恒流电流可调，但动态电阻相对较小，恒流性能较差；场效应恒流管恒流性能较好，但芯片面积利用率低(恒流电流大小与芯片面积比)，恒流电流不可调，芯片成品率低(对制造工艺的工艺水平要求较高)；集成运放恒流源虽然性能较好，但制造工艺复杂，成本较高，并且晶体管恒流源与集成运放恒流源通常为独立元器件组成的电路，可靠性相对较低。
【发明内容】
[0003]本发明的目的在于克服上述不足，提供一种可调恒流源集成芯片及制造方法，提高恒流性能，实现恒流电流大小的线性调整，同时制造工艺相对简单，且因各组件均集成在一枚芯片上，因此实现了高可靠性、低成本。
[0004]本发明的目的是这样实现的:一种可调恒流源集成芯片，它包括作为N_掺杂区的硅衬底单晶N_型抛光片；在所述N_掺杂区的背面设置有N+重掺杂区；在所述N_掺杂区的正面设置有三极管Q2的第一 P—掺杂区与恒流二极管CRD的第二 P—掺杂区；在所述第一
掺杂区上掺杂形成第一 N掺杂区，在所述第二 掺杂区上掺杂形成述第二 N掺杂区；在所述第一 N掺杂区上形成第一 P掺杂区，在第一 P_掺杂区上形成第二 P掺杂区，在所述第二P_掺杂区上形成第三P掺杂区和第四P掺杂区，在硅衬底的N_掺杂区上分别形成三极管Ql的第五P掺杂区与电阻R的第六P掺杂区；在所述第一 P掺杂区上形成第一 N+掺杂区，在硅衬底的N—掺杂区上形成第二 N+掺杂区，在第五P掺杂区上形成第三N+掺杂区，在电阻R的第六P掺杂区上形成第四N+掺杂区；所述电阻R的第四N+掺杂区的一端与第一 N+掺杂区相连，同时作为恒流源集成芯片的阴极；所述第四N+掺杂区的另一端分别与第三N+掺杂区、第一 P掺杂区相连；所述第五P掺杂区分别与第四P掺杂区、第二 P掺杂区、第一 N掺杂区相连；所述第二 N掺杂区分别与第三P掺杂区、第二 N+掺杂区相连；所述N+重掺杂区作为恒流源集成芯片的阳极。
[0005]对掺杂区的掺杂类型N、P型进行互换，即N型变为P型，P型变为N型，所述硅衬底正面为阳极，背面为阴极。
[0006]在所述电阻R正面SiO2薄膜上设置有一多晶硅条，使得多晶硅条形成电阻R，采用多晶硅电阻可以方便的调节其电阻阻值的温度特性。
[0007]—种上述可调恒流源集成芯片的制造方法，所述方法包括以下步骤: 步骤一、取一片单晶硅N_型抛光片，作为N_掺杂区硅衬底；
步骤二、在N_掺杂区硅衬底的背面重掺杂形成N+重掺杂区；
步骤三、在N_掺杂区上同步形成三极管Q2的第一 P_掺杂区与恒流二极管CRD的第二 P_掺杂区；
步骤四、在三极管Q2的第一 P_掺杂区上掺杂形成第一 N掺杂区，在恒流二极管CRD的第二 P.掺杂区上掺杂形成第二 N掺杂区；
步骤五、在三极管Q2的第一 N掺杂区上形成第一 P掺杂区，在第一 P—掺杂区上形成第二 P掺杂区；在恒流二极管CRD的第二 P_掺杂区上形成第三P掺杂区及第四P掺杂区，在硅衬底的N_掺杂区上分别形成三极管Ql的第五P掺杂区与电阻R的第六P掺杂区；
步骤六、在三极管Q2的第一 P掺杂区上形成第一 N+掺杂区，在硅衬底的N—掺杂区上形成第二 N+掺杂区；在三极管Ql的第五P掺杂区上形成第三N+掺杂区；在电阻R的第六P掺杂区上形成第四N+掺杂区；
步骤七、在第一 N掺杂区、第二 N掺杂区、第一 P掺杂区、第二 P掺杂区、第三P掺杂区、第四P掺杂区、第五P掺杂区、第一 N+掺杂区、第二 N+掺杂区、第三N+掺杂区的SiO2上刻蚀出引线孔窗口，在电阻R的第四N+掺杂区的SiO2上刻蚀出两个引线孔窗口作为电阻R的两个端口，电阻R的第四N+掺杂区的其中一个引线孔与三极管Q2的第一 N+掺杂区相连，同时作为恒流源集成芯片的阴极；电阻R的第四N+掺杂区的另一个引线孔与三极管Ql的第三N+掺杂区、三极管Q2的第一 P掺杂区相连；三极管Ql的第五P掺杂区与恒流二极管CRD的第四P掺杂区、三极管Q2的第二 P掺杂区、三极管Q2的第一 N掺杂区相连；恒流二极管CRD的第二 N掺杂区与恒流二极管CRD的第三P掺杂区、第二 N+掺杂区相连；N_掺杂区硅衬底的背面N+重掺杂区做为恒流源集成芯片的阳极。
[0008]在步骤六与步骤七之间添加一步，在所述电阻R正面的SiO2薄膜上淀积一层多晶硅薄膜并进行掺杂，再蚀刻形成需要的多晶硅条，然后再淀积一层SiO2薄膜作为多晶硅与下步金属连线间的绝缘介质层，最后使得多晶硅条形成电阻R，采用多晶硅电阻可以方便的调节其电阻阻值的温度特性。
[0009]与现有技术相比，本发明具有以下有益效果:
电路设计上:
1、常规的晶体管恒流源，其三极管Ql基极驱动采用电阻驱动方案，由于电阻电流与电压的线性关系，使得恒流电流调整电阻Rl上的电压钳位效果不佳，使得恒流特性较差，另一方面三极管Ql的基极驱动电阻R2上的电阻电流更进一步的使得恒流特性变差；而在本发明中，三极管Ql基极驱动采用了电流较小的恒流二极管CRD进行驱动，由于恒流二极管本身电流固定不变，因此电流调整电阻Rl上的电压钳位效果较佳，恒流二极管自身的恒流电流也不会对总的恒流动态电阻产生不利影响，因此本发明采用的电路方案具有更大的恒流动态电阻，恒流特性更好。
[0010]2、本发明的恒流电流大小基本由电阻R的阻值大小决定，因此可通过调整阻值的大小调整恒流电流大小，并且可通过外接电阻与电阻R并联的方式改变阻值大小，从而实现对恒流电流大小的线性调整，这是常规结型场效应恒流二极管所不具备的能力。
[0011]集成工艺上:
1、恒流二极管CRD采用了结型场效应结构，并且工艺结构上与双极性三极管工艺兼容，极大的简化了工艺过程，并可通过降低p-掺杂区的表面掺杂浓度其工作电压，进而提高本发明的电压工作范围；
2、整个芯片的设计都是在同一硅衬底的【掺杂区上形成，工艺步骤简单，对制造工艺的加工能力要求不高，4、5吋硅芯片生产线工艺能力即可满足批量生产要求；
3、从本发明的恒流源电路原理上，恒流二极管CRD的恒流电流只要大于三极管Ql的基极电流，电路即可正常工作，因此只要三极管Ql的hFE够大，恒流二极管CRD的芯片面积可以较小。而常规的结型场效应管结构恒流二极管，由于要获得较佳的恒流电流温度系数，沟道的厚度不能过大，在相同的恒流电流下，结型场效应管结构恒流二极管芯片面积远大于本发明的芯片面积，实际流片实验数据是两三倍以上。而本发明恒流电流大小的能力主要由三极管Ql决定，恒流温度系数可通过调整电阻Rl为负温度系数与三极管Q2的发射极与基极正向导通电压的负温度系数相匹配，从而减小恒流温度系数。因此本发明在芯片面积上远小于常规结型场效应恒流二极管，极大的降低了芯片成本；
4、本发明可直接采用硅单晶抛光片加工，硅片材料成本上大幅低于采用外延工艺制造的场效应恒流二极管结构(硅外延材料价格一般是硅单晶抛光片的2~3倍)；
5、常规结型场效应恒流二极管的恒流电流大小由沟道厚度控制，而沟道厚度严重受制于外延层厚度均匀性、栅区结深均匀性，对制造的工艺能力要求非常高，在4、5吋的硅芯片生产线的工艺水平下，成品率一般不足60%，而本发明的恒流电流大小基本上由电阻R的阻值大小决定，工艺控制较为简单，相同的制造工艺水平下成品率可轻松达到90%以上。
【专利附图】
【附图说明】
[0012]图1为本发明中实施例一涉及的一种可调恒流源集成芯片的结构示意图。
[0013]图疒图8为本发明中实施例一涉及的一种可调恒流源集成芯片的制造工艺流程图。
[0014]图9为本发明中实施例一涉及的一种可调恒流源集成芯片的应用示意图。
[0015]图10为本发明中实施例二涉及的一种可调恒流源集成芯片的结构示意图。
[0016]图11~图12为本发明中实施例三涉及的一种可调恒流源集成芯片的制造工艺流程图。
[0017]图13为本发明一种可调恒流源集成芯片的电路原理图。
[0018]图14为典型晶体管恒流源电路原理图。
[0019]图15为典型结型场效应恒流源剖面结构图。
[0020]其中:
N_掺杂区I N+重掺杂区2 第一 P_掺杂区3 第二 P_掺杂区4 第一N掺杂区5 第二N掺杂区6 第一 P掺杂区7 第二 P掺杂区8第三P掺杂区9 第四P掺杂区10 第五P掺杂区11 第六P掺杂区12 第一 N+掺杂区13 第二 N+掺杂区14 第三N+掺杂区15 第四N+掺杂区16 多晶硅条17。
【具体实施方式】
[0021]下面结合具体的实例对本发明提出的可调恒流源集成芯片及其制造方法作进一步的详细说明。并且需要说明的是，附图均采用非常简化的形式且均使用非精确的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0022]实施例一:
参见图1，本发明涉及一种可调恒流源集成芯片，它包括作为N_掺杂区I的单晶硅N—型抛光片；在所述N_掺杂区I的背面设置有N+重掺杂区2 ;在所述N_掺杂区I的正面设置有三极管Q2的第一 P—掺杂区3与恒流二极管CRD的第二 P—掺杂区4 ;在所述第一 P—掺杂区3上掺杂形成第一 N掺杂区5，在所述第二 P_掺杂区4上掺杂形成述第二 N掺杂区6 ;在所述第一 N掺杂区5上形成第一 P掺杂区7，在第一 P_掺杂区3上形成第二 P掺杂区8，在所述第二 P-掺杂区4上形成第三P掺杂区9和第四P掺杂区10，在硅衬底的N—掺杂区I上分别形成三极管Ql的第五P掺杂区11与电阻R的第六P掺杂区12 ;在所述第一 P掺杂区7上形成第一 N+掺杂区13，在硅衬底的N_掺杂区I上形成第二 N+掺杂区14，在第五P掺杂区11上形成第三N+掺杂区15，在电阻R的第六P掺杂区12上形成第四N+掺杂区16 ;所述电阻R的第四N+掺杂区16的一端与第一 N+掺杂区13相连，同时作为恒流源集成芯片的阴极；所述第四N+掺杂区16的另一端分别与第三N+掺杂区15、第一 P掺杂区7相连；所述第五P掺杂区11分别与第四P掺杂区10、第二 P掺杂区8、第一 N掺杂区5相连；所述第二 N掺杂区6分别与第三P掺杂区9、第二 N+掺杂区14相连；所述N+重掺杂区2作为恒流源集成芯片的阳极。
[0023]本发明涉及一种恒流源集成芯片的制造方法，所述方法包括如下步骤: 步骤一、如图2所示，取一块单晶硅N—型抛光片，形成硅衬底的【掺杂区1，将【掺杂区I硅衬底置于氧化炉管内，在正面(抛光面)生长厚度为0.5 μm-1.5 μ m的SiO2保护层；步骤二、如图3所示，采用注入磷或者三氯氧磷预淀积的方式在【掺杂区I硅衬底背面形成磷预掺杂层，即N+重掺杂区2，然后在扩散炉管内进行杂质再分布扩散，要求再分布扩散后表面掺杂浓度在lE18/cm3以上，以利于电极金属与硅形成欧姆接触，再扩散结深根据背面金属化工艺确定，通常只要在5 μ m以上就可满足要求，同时需要保证再扩散后的N_层厚度在20 μ m以上，以便于硅片正面结构的形成；
步骤三、如图4所示，在N—掺杂区I硅衬底正面的SiO2上刻蚀出第一 P—掺杂区3与第二 P—掺杂区4的掺杂窗口，采用注入硼的方式进行掺杂，注入剂量在5E121E14，然后在扩散炉管中进行杂质再分布扩散，结深控制在5?20 U m之间，掺杂浓度与结深主要根据CRD的击穿电压要求进行确定，再分布扩散的过程中同步生长0.5 y m左右的SiO2,作为下步杂质掺杂的掩蔽层；
步骤四、如图5所示，在三极管Q2的第一 P—掺杂区3的SiO2上刻蚀出第一 N掺杂区5的掺杂窗口 ；在恒流二极管CRD的第二 P_掺杂区4的SiO2上刻蚀出第二 N掺杂区6的掺杂窗口，然后采用注入磷的方式进行掺杂，注入剂量在1E141E15，然后在扩散炉管中进行杂质再分布扩散，结深最终控制使得N掺杂区与P—掺杂区两者的结深差在f 5 u m之间，具体主要依据恒流二极管CRD的恒流电流大小进行控制，在再分布扩散的过程中同步生长
0.5 iim左右的SiO2，作为下步杂质掺杂的掩蔽层；
步骤五、如图6所示，在三极管Q2的第一 N掺杂区5的SiO2上刻蚀出第一 P掺杂区7的掺杂窗口，在三极管Q2的第一 P—掺杂区的SiO2上刻蚀出第二 P掺杂区8的掺杂窗口，在恒流二极管CRD的第二 P_掺杂区4的SiO2上刻蚀出第三P掺杂区9和第四P掺杂区10的掺杂窗口 ；在N—掺杂区I硅衬底的SiO2上刻蚀出三极管Ql的第五P掺杂区11与电阻R的第六P掺杂区12的掺杂窗口 ；然后采用注入硼的方式进行杂质预掺杂，注入剂量可在lEir3E15之间；然后在扩散炉管中家进行杂质再分布扩散，结深最终控制使得三极管Q2的第一 P掺杂区与第一 N掺杂区两者的结深差在2飞u m之间，再分布扩散的过程中同步生长0.5 iim左右的SiO2，作为下步杂质掺杂的掩蔽层；
步骤六、如图7所示，在三极管Q2的第一 P掺杂区7的氧化层SiO2上刻蚀出第一 N+掺杂区13的掺杂窗口，在N_掺杂区I硅衬底的SiO2上刻蚀出在第二 N+掺杂区14的掺杂窗口，在三极管Ql的第五P掺杂区711的SiO2上刻蚀出第三N+掺杂区15的掺杂窗口，在电阻R的第六P掺杂区12的SiO2上刻蚀出第四N+掺杂区16的掺杂窗口 ；然后采用注入磷的方式进行杂质预掺杂，注入剂量可在5E151E16之间，然后在扩散炉管中家进行杂质再分布扩散，结深最终控制使得三极管Ql、三极管Q2的hFE在100飞00之间，再分布扩散的过程中同步生长0.5 ii m左右的SiO2,所述SiO2薄膜作为下步金属连线的绝缘介质层；
步骤七、如图8所示，在第一 N掺杂区5、第二 N掺杂区6、第一 P掺杂区7、第二 P掺杂区8、第三P掺杂区9、第四P掺杂区10、第五P掺杂区11、第一 N+掺杂区13、第二 N+掺杂区14、第三N+掺杂区15的SiO2上分别刻蚀出引线孔窗口，在电阻R的第四N+掺杂区16的SiO2上刻蚀出两个引线孔窗口作为电阻R的两个端口，然后采用电子束蒸发Al或者溅射Al的方式淀积金属Al，最后光刻刻蚀金属Al形成各组件的金属连线，具体连接关系为:电阻R的第四N+掺杂区16的其中一个引线孔与三极管Q2的第一 N+掺杂区13相连，同时作为恒流源集成芯片的阴极；电阻R的第四N+掺杂区16的另一个引线孔与三极管Ql的第三N+掺杂区15、三极管Q2的第一 P掺杂区7相连；三极管Ql的第五P掺杂区11与恒流二极管CRD的第四P掺杂区10、三极管Q2的第第二 P掺杂区8、三极管Q2的第一 N掺杂区5相连；恒流二极管CRD的第二 N掺杂区6与恒流二极管CRD的第二 P掺杂区9、第二 N+掺杂区14相连；N_掺杂区I硅衬底的背面N+重掺杂区2最后采用电子束蒸发或者溅射的方式淀积背面电极金属，如钛、镍、银等采用多层金属结构做为恒流源集成芯片的阳极。至此，本实施例一恒流源集成芯片的芯片制造过程结束。
[0024]如图9所示为本发明典型的芯片平面布局应用示意图。对于本发明，在芯片封装后可对电阻R的两端电极进行单独封装引线管脚，在外部外接电阻，逻辑上与电阻R形成并联，从而通过调整外接电阻的大小，实现恒流源集成芯片恒流电流的线性调节。
[0025]实施例二、如图10所示，本实施例与实施例一的区别在于，对掺杂区掺杂类型N、P型进行互换，即N型变为P型，P型变为N型，结构上仍然相同，最终实现的功能也相同，只是相应的电极极性相反，即硅衬底的正面为阳极，背面为阴极。对应于制造方法，也仅是掺杂杂质类型与实施例一进行互换，工艺要求相同。
[0026]实施例三、本实例与实例一及实例二的主要区别为，对其中的组件电阻R采用的是多晶硅电阻，而实例一及实例三采用的是硅N阱或者P阱电阻，采用多晶硅电阻，可以方便的调节其电阻阻值的温度特性，从而最终获得符合要求的恒流源恒流温度特性。此种情况，理应是本发明权利要求的等同特征。对应于制造方法，本实例与实例一的前步骤一~步骤六相同，区别在于:
步骤七、如图11所示，在娃衬底的正面SiO2上采用化学气相淀积方式淀积一层0.6 μ m厚度的多晶硅薄膜，厚度可依据所需多晶硅电阻阻值大小、阻值温度特性改变，然后采用注入磷的方式对多晶硅进行掺杂，注入剂量可在1Ε14~1Ε16之间，具体可依据所需多晶硅电阻阻值大小、阻值温度特性实际确定，然后对多晶硅进行刻蚀，刻蚀出需要的多晶硅条(Poly) 17，然后再采用化学气相淀积方式淀积一层厚度在0.2 μ m~1? μ m之间的SiO2薄膜作为多晶硅与下步金属连线间的绝缘介质层，最后采用扩散炉管对多晶硅电阻进行退火激活，退火温度可在800°C~1150°C之间，退火时间可在10mirTl20min，具体的温度与时间可依据所需多晶硅电阻阻值大小、阻值温度特性需求实际确定。
[0027]步骤八、如图12所示，在第一 N掺杂区5、第二 N掺杂区6、第一 P掺杂区7、第二P掺杂区8、第三P掺杂区9、第四P掺杂区10、第五P掺杂区11、第一 N+掺杂区13、第二 N+掺杂区14、第三N+掺杂区15的SiO2上分别刻蚀出引线孔窗口，在多晶硅条17的SiO2上刻蚀出两个引线孔作为电阻R的两个端口，然后采用电子束蒸发Al或者溅射Al的方式淀积金属Al，最后光刻刻蚀Al形成各组件的金属连线，具体连接关系为:电阻R的多晶硅条17的其中一个引线孔与三极管Q2的第一N+掺杂区13相连，同时作为恒流源集成芯片的阴极；电阻R的多晶硅条17的另一个引线孔与三极管Ql的第三N+掺杂区15、三极管Q2的第一P掺杂区7相连；三极管Ql的第五P掺杂区11与恒流二极管CRD的第四P掺杂区10、三极管Q2的第第二 P掺杂区8、三极管Q2的第一 N掺杂区5相连；恒流二极管CRD的第二 N掺杂区6与恒流二极管CRD的第二 P掺杂区9、第二 N+掺杂区14相连；硅衬底的背面N+重掺杂区2最后采用电子束蒸发或者溅射的方式淀积背面电极金属，如钛、镍、银等采用多层金属结构做为恒流源集成芯片的阳极。至此，本实施例三恒流源集成芯片的芯片制造过程结束。
【权利要求】
1.一种可调恒流源集成芯片，其特征在于它包括作为N_掺杂区(I)的单晶硅N_型抛光片，在所述N_掺杂区(I)的背面设置有N+重掺杂区(2)，在所述N_掺杂区(I)的正面设置有三极管Q2的第一 P—掺杂区(3)与恒流二极管CRD的第二 P—掺杂区(4)，在所述第一 P—掺杂区(3)上掺杂形成第一 N掺杂区(5)，在所述第二 P_掺杂区(4)上掺杂形成述第二 N掺杂区(6)，在所述第一 N掺杂区(5)上形成第一 P掺杂区(7)，在第一 P_掺杂区(3)上形成第二P掺杂区(8)，在所述第二 P—掺杂区(4)上形成第三P掺杂区(9)和第四P掺杂区(10)，在硅衬底的N—掺杂区(I)上分别形成三极管(Ql)的第五P掺杂区(11)与电阻R的第六P掺杂区(12)，在所述第一 P掺杂区(7)上形成第一 N+掺杂区(13);在硅衬底的N_掺杂区(I)上形成第二 N+掺杂区(14);在第五P掺杂区(11)上形成第三N+掺杂区(15);在电阻R的第六P掺杂区(12)上形成第四N+掺杂区(16)，所述电阻R的第四N+掺杂区(16)的一端与第一 N+掺杂区(13)相连，同时作为恒流源集成芯片的阴极；所述第四N+掺杂区(16)的另一端分别与第三N+掺杂区(15)、第一 P掺杂区(7)相连；所述第五P掺杂区(11)分别与第四P掺杂区(1210)、第二 P掺杂区(8)、第一 N掺杂区(5)相连；所述第二 N掺杂区(6)分别与第三P掺杂区(9)、第二 N+掺杂区(14)相连；所述N+重掺杂区(2)作为恒流源集成芯片的阳极。
2.根据权利要求1所述的一种可调恒流源集成芯片，其特征在于对掺杂区掺杂类型N、P型进行互换，即N型变为P型，P型变为N型，所述硅衬底的正面为阳极，背面为阴极。
3.根据权利要求1或2所述的一种可调恒流源集成芯片，其特征在于在所述电阻R正面的SiO2薄膜上设置有一多晶硅条(17)，使得多晶硅条形成电阻R，采用多晶硅电阻可以方便的调节其电阻阻值的温度特性。
4.一种如权利要求1所述的可调恒流源集成芯片的制造方法，其特征在于所述方法包括以下步骤: 步骤一、取一片单晶硅N_型抛光片，作为N_掺杂区硅衬底； 步骤二、在N_掺杂区硅衬底的背面重掺杂形成N+重掺杂区； 步骤三、在N_掺杂区上同步形成三极管Q2的第一 P_掺杂区与恒流二极管CRD的第二P_掺杂区； 步骤四、在三极管Q2的第一 P—掺杂区上掺杂形成第一 N掺杂区，在恒流二极管CRD的第二掺杂区上掺杂形成第二 N掺杂区； 步骤五、在三极管Q2的第一 N掺杂区上形成第一 P掺杂区，在第一 P—掺杂区上形成第二 P掺杂区；在恒流二极管CRD的第二 P_掺杂区上形成第三P掺杂区及第四P掺杂区，在硅衬底的N_掺杂区上分别形成三极管Ql的第五P掺杂区与电阻R的第六P掺杂区； 步骤六、在三极管Q2的第一 P掺杂区上形成第一 N+掺杂区，在硅衬底的N—掺杂区上形成第二 N+掺杂区；在三极管Ql的第五P掺杂区上形成第三N+掺杂区；在电阻R的第六P掺杂区上形成第四N+掺杂区； 步骤七、在第一 N掺杂区、第二 N掺杂区、第一 P掺杂区、第二 P掺杂区、第三P掺杂区、第四P掺杂区、第五P掺杂区、第一 N+掺杂区、第二 N+掺杂区、第三N+掺杂区的SiO2上刻蚀出引线孔窗口，其中电阻R的第四N+掺杂区刻蚀出两个引线孔窗口作为电阻R的两个端口，电阻R的第四N+掺杂区的其中一个引线孔与三极管Q2的第一 N+掺杂区相连，同时作为恒流源集成芯片的阴极；电阻R的第四N+掺杂区的另一个引线孔与三极管Ql的第三N+掺杂区、三极管Q2的第一 P掺杂区相连；三极管Ql的第五P掺杂区与恒流二极管CRD的第四P掺杂区、三极管Q2的第二 P掺杂区、三极管Q2的第一 N掺杂区相连；恒流二极管CRD的第二 N掺杂区与恒流二极管CRD的第二 P掺杂区、第二 N+掺杂区相连；N_掺杂区硅衬底的背面N+重掺杂区做为恒流源集成芯片的阳极。
5.根据权利要求4所述的一种可调恒流源集成芯片的制造方法，其特征在于在步骤六与步骤七之间添加一步，在所述电阻R正面的SiO2薄膜上刻蚀出需要的多晶硅条，然后淀积一层SiO2薄膜作为多晶硅与下步金属连线间的绝缘介质层，使得多晶硅条形成电阻R，采用多晶硅电阻可以方便的调节其电阻阻值的温度特性。
【文档编号】H01L27/06GK103811491SQ201410064490
【公开日】2014年5月21日 申请日期:2014年2月26日 优先权日:2014年2月26日
【发明者】陈晓伦, 叶新民, 李建立, 冯东明, 王新潮 申请人:江阴新顺微电子有限公司