用于半导体制造的内部等离子体格栅的制作方法

用于半导体制造的内部等离子体格栅的制作方法
【专利摘要】本文所公开的实施方式涉及用于半导体制造的内部等离子体格栅，具体涉及蚀刻半导体衬底的改进的方法和装置。等离子体格栅组件被定位在反应室中以将所述室分成上部和下部子室。等离子体格栅组件可以包括具有特定的深宽比的槽的一个或多个等离子体格栅，从而允许某些物质从上部子室通到下部子室。在某些情况下，在上部子室中产生电子-离子等离子体。通过格栅到下部子室的电子当它们通过时被冷却。在某些情况下，这导致在下部子室中的离子-离子等离子体。离子-离子等离子体可有利地用于各种蚀刻工艺中。
【专利说明】用于半导体制造的内部等离子体格栅 相关申请的交叉引用 本申请要求于2014年2月19日提交的，名称为"INTERNAL PLASMA GRID APPLICATION FOR SEMICONDUCTOR FABRICATION"的美国专利申请No. 14/184, 491的优先权，美国专利 申请 No. 14/184, 491 是于 2013 年 11 月 15 日提交的，名称为 "INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION"的美国专利申请No. 14/082, 009的部分继续申请并要求其 优先权，美国专利申请No. 14/082,009要求于2013年4月5日提交的，名称为"INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION"的美国临时申请 No. 61/809, 246 的优先权， 所有这些申请其全部内容通过引用并入本文，并用于所有目的。

【技术领域】
[0001] 本发明总体上涉及半导体制造领域，更具体地涉及用于半导体制造的内部等离子 体格栅。

【背景技术】
[0002] 在半导体生产中经常采用的一个操作是蚀刻操作。在蚀刻操作中，从部分制造的 集成电路部分地或全部地去除一种或多种材料。等离子体蚀刻被经常使用，特别是在涉及 的几何形状是小的，使用高深宽比，或者需要精确图案转移的情况下。
[0003] 通常，等离子体包含电子、正离子和负离子、和一些自由基。自由基、正离子和负离 子与衬底相互作用以蚀刻在衬底上的特征、表面和材料。在用感应耦合等离子体源进行的 蚀刻中，室线圈执行与在变压器中的初级线圈的功能类似的功能，而等离子体执行与在变 压器中的次级线圈的功能类似的功能。
[0004] 随着从平面结构发展到3D晶体管结构（如逻辑器件的FinFET栅结构)，等离子体 蚀刻工艺需要越来越精确和均匀以生产优质的产物。受益于精确蚀刻操作的例子包括，但 不限于，在形成FinFET的过程中使用的蚀刻/去除工艺(例如，源漏极凹部蚀刻，FinFET栅 极蚀刻和虚设多晶硅去除)，浅沟槽隔离工艺，和光致抗蚀剂回流工艺。
[0005] 除其他因素外，等离子体蚀刻工艺尤其应具有良好的选择性、轮廓角、Iso/密加 载、和整体均匀性。蚀刻工艺在被蚀刻的材料和保留的材料之间具有良好的选择性是有益 处的。在FinFET栅极结构的背景下，这意味着应该有被蚀刻的栅极对其它暴露部件(如氮 化硅掩模）的良好的选择性。轮廓角被测量为最近蚀刻(大致垂直）的侧壁与水平面之间的 夹角。在许多应用中，理想的轮廓角为90度，产生垂直蚀刻台阶或开口。有时，局部晶片上 的特征密度可影响蚀刻工艺。例如，其中特征是致密的晶片区域与其中特征是较隔离的晶 片的区域相比可有所不同地蚀刻(例如，蚀刻更快、更慢、更各向同性、更各向异性等)。由于 特征密度的变化产生的差异被称为Iso/密加载（Ι/D加载)。在制造过程中减少这些差异 是有益处的。除了满足这些和潜在的其它器件特定的要求，蚀刻工艺往往需要在衬底的整 个表面一致地执行(例如，从半导体晶片的中心到边缘蚀刻条件和结果应该是一致的)。
[0006] 已经发现在蚀刻先进的结构(如FinFET栅极)时难以实现多个目的，例如上面那些 所阐述的目的。


【发明内容】

[0007] 本文公开的实施方式提供了用于制备半导体器件的方法和装置。本发明的实施方 式的一个方面提供了等离子体处理的方法，所述方法包括：接收衬底在反应室中，其中所述 反应室包括格栅结构，该格栅结构将所述反应室的内部分成靠近等离子体发生器的上部子 室和靠近衬底支架的下部子室；使等离子体产生气体流入所述上部子室；由所述等离子体 产生气体在所述上部子室中产生第一等离子体，所述第一等离子体具有第一电子密度，以 及在所述下部子室产生第二等离子体，其中，所述第二等离子体是离子-离子等离子体，所 述第二等离子体的第二电子密度至多为所述第一电子密度的约1/11 ;以及用所述第二等 离子体处理所述衬底以执行在源漏极凹部蚀刻、FinFET栅极蚀刻、虚设多晶硅去除、浅沟槽 隔离蚀刻和光致抗蚀剂的回流中的一种的步骤。
[0008] 在某些实施方式中，所述第一等离子体可具有约2eV或更高的第一电子温度，以 及所述第二等离子体可具有约leV或更低的第二有效电子温度。所述第二电子密度可为约 5X10 9cnT3或更低。在一些实施方式中，在所述第二等离子体中负离子：正离子的比率可为 介于约0. 5-1之间。
[0009] 可以进行该方法以执行源漏极凹部蚀刻。所述源漏极凹部蚀刻可以包括：执行第 一蚀刻工艺以在垂直方向上蚀刻所述衬底，以形成垂直蚀刻的特点；执行第二蚀刻工艺以 在所述垂直蚀刻的特征内在水平方向上蚀刻所述衬底；执行氧化工艺，以在所述垂直蚀刻 的特征内形成氧化层；以及重复所述方法，以在所述垂直蚀刻的特征中形成源漏极凹部，其 中，所述第一蚀刻工艺，第二蚀刻工艺和氧化工艺都在具有所述栅格结构的所述反应室中 进行，使得在每个工艺中的所述第二等离子体是离子-离子等离子体。所述第一蚀刻工艺 可以用包括Cl 2的第一等离子体产生气体来执行，所述第二蚀刻工艺可以用包括即3和Cl2 的第二等离子体产生气体来执行，以及所述氧化工艺可以用包括氧气的第三等离子体产生 气体包括来执行。所述方法可重复进行，以形成具有重入形状的垂直蚀刻特征。
[0010] 在其它实施方式中，可以进行所述方法以执行浅沟槽隔离蚀刻。在这种情况下， 所述等离子体产生气体可包括HBr，并且在所述蚀刻期间，所述衬底可以被偏置在介于约 300-1200V之间。所述等离子体产生气体可以以介于约50-500 SCCm之间的速率流动。所述 等离子体产生气体可进一步包括Cl2。在一些实施方式中，所述蚀刻工艺可同时涉及蚀刻至 少第一特征的形状和第二特征的形状，所述第一特征的形状具有为约10或更高的深宽比， 以及所述第二特征的形状具有约1或更低的深宽比。蚀刻后，所述第一特征的蚀刻深度可 以是所述第二特征的蚀刻深度的至少约95 %。进一步，蚀刻后，所述第一特征的形状可具有 至少约88°的蚀刻轮廓，并且所述第二特征的形状可以具有至少约85°的蚀刻轮廓。
[0011] 在另一些情况下，可以进行所述方法以执行光致抗蚀剂回流工艺。在这些实施方 式中，在反应室中接收的所述衬底在其上具有图案化的光致抗蚀剂。所述光致抗蚀剂回流 工艺可以包括：执行第一等离子体工艺，以使在所述衬底上所述图案化的光致抗蚀剂回流； 以及执行第二等离子体工艺，以去除在所述衬底上的压脚区域（foot region)中光致抗蚀 剂的一部分，其中所述第一等离子体工艺和第二等离子体工艺两者都在具有所述格栅的所 述反应室中执行，且其中在所述第一等离子体工艺和第二等离子体工艺的过程中所述第二 等离子体是离子-离子等离子体。在所述第一等离子体工艺的过程中所述等离子体产生气 体可包括H2，并且在所述第二等离子体处理工艺的过程中所述等离子体产生气体可包括惰 性气体。该惰性气体可以是Ar。在某些情况下，在所述第一和第二等离子体工艺之后所述 图案化的光致抗蚀剂的最终高度是在所述第一和第二等离子体工艺之前的所述图案化的 光致抗蚀剂的初始高度的至少约50%。在所述第一和第二等离子体工艺之后的最终线宽粗 糙度可为在所述第一和第二等离子体工艺之前初始线宽粗糙度的约75%或更少。例如，所 述最终线宽粗糙度可为所述初始线宽粗糙度的约65%或更少。
[0012] 在所公开的实施方式的另一个方面，提供了一种蚀刻在部分制造的集成电路上的 多晶硅以限定FinFET栅极区域的方法，该方法包括：接收在其上具有多晶硅层的衬底在 反应室中，其中所述反应室包括格栅结构，该栅格结构将所述反应室的内部分成靠近等离 子体发生器的上部子室和靠近衬底支架的下部子室；使等离子体产生气体流入所述上部子 室；由所述等离子体产生气体在所述上部子室中产生第一等离子体，以及在所述下部子室 产生第二等离子体，其中，所述第二等离子体是离子-离子等离子体；以及蚀刻设置在所述 衬底上的所述多晶硅层从而限定FinFET栅极区域。
[0013] 在一些情况下，蚀刻所述多晶硅层以限定FinFET栅极区域包括蚀刻该多晶硅，以 形成位于在完成的集成电路中接近FinFET栅极的位置的腔。掩模层可以位于所述多晶硅 层的上面，并且在蚀刻处理过程中该掩模层的厚度可以降低不到约10%。在所述蚀刻过程 中，所述反应室中的压强可为介于约5-20毫乇之间。在某些情况下，在蚀刻过程中鳍区域 和鳍外区域之间基本上没有轮廓加载。在各种实施方式中，在蚀刻过程中靠近所述蚀刻区 域的鳍没有成为凹的。
[0014] 蚀刻所述多晶硅层以从而限定FinFET栅极区域可包括蚀刻所述多晶硅，以形成 位于在完成的集成电路中FinFET栅极将所处的位置的腔。该方法可以用包括HBr的第一 等离子体产生气体进行第一次重复和用包括氯气的第二等离子体产生气体进行第二次重 复。在某些情况下可使用其他化学物质。在各种实施方式中，第一和第二等离子体产生气 体都基本上不含含氧反应物。在第一次重复期间该反应室中的压强可为介于约20-80毫乇 之间，在第二次重复期间介于约4-80毫乇之间。以不同的特征密度定位的蚀刻特征之间可 基本上没有蚀刻轮廓加载。
[0015] 在各种实施方式中，所述第二等离子体中的有效电子温度为约leV或更低，并且 低于所述第一等离子体中的有效电子温度。进一步，所述第二等离子体中的电子密度为约 5 X 109厘米3或更低，并且低于所述第一等离子体中的电子密度。在一些实施方式中，所述 格栅结构可包括两个或更多个格栅，其中至少一个格栅相对于其他的格栅是能移动的。
[0016] 这些和其他特征将在下面参照有关的附图进行说明。

【专利附图】

【附图说明】
[0017] 图1是示出根据本发明公开的某些实施方式的用于蚀刻操作的等离子体处理系 统的示意性剖面图。
[0018] 图2A是根据本发明公开的某些实施方式的格栅结构的简化俯视图。
[0019] 图2B是根据本发明公开的某些实施方式的格栅结构的图片。
[0020] 图3A和3B示出了可用于径向调节在下部子室中的等离子体条件的成对的等离子 体格栅。
[0021] 图3C和3D示出了根据本发明的一实施方式的具有C形槽的成对的等离子体格 栅。
[0022] 图3E和3F示出了通过可旋转的格栅中的孔的离子的轨迹。
[0023] 图4示出了根据本发明一实施方式的具有定位在可移动的等离子体格栅上的固 定的等离子体格栅的处理室的简化示意图。
[0024] 图5示出了根据本发明一实施方式的具有在固定的等离子体格栅上的可移动的 等离子格栅的处理室的简化示意图。
[0025] 图6A-6C示出了由于蚀刻副产物离解出现的某些问题。
[0026] 图7A-7C-起示出了可以在源极-漏极凹部蚀刻过程中蚀刻到衬底中的不同形 状。
[0027] 图8示出了在源极-漏极凹部蚀刻过程中经历不同的蚀亥_氧化阶段的衬底。
[0028] 图9显示了经历FinFET多晶硅栅极蚀刻的部分制造的半导体器件。
[0029] 图10示出了 FinFET多晶硅栅极蚀刻后的部分制造的半导体器件的剖面图和自上 向下的视图。
[0030] 图11A-11G示出了在制造的各种阶段的过程中的部分制造的半导体器件的剖面 图，包括在虚设多晶硅去除工艺的过程中。
[0031] 图12示出了离子-离子等离子体和常规等离子体的电子能量分布函数。
[0032] 图13示出了在光致抗蚀剂回流工艺过程中在其上具有光致抗蚀剂的衬底。
[0033] 图14示出了在浅沟槽隔离工艺过程中蚀刻的衬底的不同蚀刻轮廓。
[0034] 图15示出了使用常规等离子体和使用离子-离子等离子体的浅沟槽隔离工艺过 程中实现的蚀刻轮廓。
[0035] 图16A和16B示出了根据高压常规技术（16A)和根据一实施方式的使用等离子体 格栅（16B)的已被蚀刻的FinFET结构的扫描电子显微镜（SEM)图像。
[0036] 图17A和17B示出了根据低压常规技术（17A)和根据本公开的实施方式的使用等 离子格栅（17B)蚀刻的特征的SEM图像。
[0037] 图18示出了没有使用等离子体格栅的情况下根据各种方案的已被蚀刻的特征的 各种SEM图像。
[0038] 图19示出了在源极-漏极凹部蚀刻过程中用常规的和离子-离子等离子体实现 的不同的蚀刻形状。
[0039] 图20示出了在源极-漏极凹部蚀刻过程中实现的各种蚀刻形状。
[0040] 图21示出了在常规的和离子-离子等离子体状态下浅沟槽隔离工艺的蚀刻轮廓 和加载效应。

【具体实施方式】
[0041] 在本说明中，术语"半导体晶片"、"晶片"、"衬底"、"晶片衬底"，以及"部分制造的 集成电路"可互换使用。本领域的普通技术人员应当理解的是，术语"部分制造的集成电 路"可以是指在半导体晶片上的集成电路制造的不同阶段中的任何阶段期间的半导体晶片 上的器件。下面的详细描述的前提为本发明是在晶片上实现的。然而，本发明并不局限于 此。工件可以以各种形状、尺寸和材料形成。
[0042] 在下面的描述中，为了提供对本发明的全面理解，阐述了多个具体的细节。然而， 可以在没有这些具体细节中的一些或全部的情况下来实施本发明。在其它情形下，为了避 免不必要地使本发明变得不清楚，未详细描述公知的处理操作。尽管所公开的实施方式将 结合具体的实施方式来描述，但应当理解的是，并不打算限制本公开的实施方式。
[0043] 公开了一种在半导体器件的制造过程中蚀刻半导体衬底和在其上形成的层所使 用的装置。该装置由在其中进行蚀刻的室限定。在某些实施方式中，所述室包括平坦的窗， 通常是平坦的励磁线圈，和用于在蚀刻期间支持所述半导体衬底的基座或卡盘。当然，本发 明并不限于任何特定类型的等离子体源。除了平面的励磁线圈，还可以使用圆顶形和板形 等离子体源。源包括感应耦合等离子体源、电容耦合等离子体源、以及本领域的技术人员已 知的其他等离子体源。本文中的实施方式利用定位在室中将室分成两个子室的格栅。在各 种实施方式中，两个或更多个堆叠的格栅的集合有时被称为"格栅组件"。在操作过程中， 每个子室包含具有不同性质的等离子体。等离子体主要或者专门在上部子室中产生，并且 某些物质能够通过格栅或格栅组件未受影响地进入下部子室。格栅具有穿透格栅的厚度的 槽。在某些实施方案中，这些槽大致径向向外地延伸。如本文所用的，"大致径向向外地延 伸"是指所讨论的特征具有至少一些径向分量。换言之，整个特征不需要整体径向定向，只 要有大体沿中心到边缘的方向延伸的特征的一些部分即可。此外，所谓"中心到边缘的方 向"定义为包括准确的中心到边缘的方向的周围的角度范围(例如，在准确的中心到边缘的 方向的约20度内）。
[0044] 格栅或格栅组件可以包含穿透格栅的厚度的多个径向槽。格栅和槽被设计成使得 在上部子室中的1?能电子的一部分可穿过格栅。总的来说，较1?能量的电子一般在穿过格 栅并进入下部子室成为较低能量的"较冷"电子。尽管高能电子可以有足够的能量来穿过 格栅，但这些电子中的许多以使它们与格栅碰撞并失去能量的角度接近格栅。通过格栅的 高能电子没有足够的能量汇集以维持格栅下方的等离子体，因为它们现在与激励源隔离。 在下部室中热电子变冷的机制包括与格栅碰撞，与格栅下方的中性物质碰撞，以及相对于 格栅上方的激励源屏蔽格栅下方的电子。因此，格栅可以在下部子室产生具有低电子密度 (队)和低平均有效电子温度（U的等离子体。在格栅或格栅组件上方，所述等离子体通常是 传统的电子-离子等离子体，其中，很大部分的带负电荷的物质是电子。在格栅或格栅组件 下方，等离子体含有负离子的比例要高得多，实际上等离子体可以是离子-离子等离子体。 离子-离子等离子体的某些特征描述如下。通常，相比于电子-离子等离子体，离子-离子 等离子体包含显著更高比例的带负电荷的物质，该带负电荷的物质是离子(而不是电子)。 反应器内格栅的定位
[0045] 格栅或格栅组件被定位在等离子体室的内部，从而将室分成上部子室和下部子 室。适合于改装以包括如本文所述的格栅的室的例子是来自加利福尼亚州，弗里蒙特的Lam Research Corporation的Kiyo Reactor。就上下文而言，可以参考在下面进一步描述的图 1考虑下面的描述。在某些实施方案中，格栅定位在反应室的内部的衬底上方的约1-6英 寸之间，或衬底支撑(如基座)上方约1-6英寸之间(例如，约1. 5-3英寸之间）。在这些或其 它实施方案中，格栅可以定位在反应室的内部的天花板（Ceiling)下方约1-6英寸之间(例 如，约1.5-3英寸之间）处。天花板通常配备有电介质窗。
[0046] 在某些实施方式中，上部和下部子室的高度大致相同(例如，在约5%内），而在其 它实施方式中，这些高度可以更加明显地不同。上室的高度与下室的高度的比率（hu/hi)，也 被称为子室高度比，可以介于约0. 1-10之间，或介于约0.2-5之间。在一些实施方式中，子 室高度比大于约1/6。
[0047] 格栅不应该被定位在太靠近晶片的位置，因为这可能导致在晶片的表面产生格栅 的印记（printing)。换言之，在处理后格栅中的槽的图案会不希望地出现在晶片的表面，造 成所述衬底表面上严重的蚀刻非均匀性。对于许多应用，从衬底的顶部到格栅有至少约1 英寸的分离距离是足够的。 格栅设计
[0048] 各种设计可以用来实现格栅。在一些实施方式中，格栅是具有槽的相当简单的薄 片材料，槽通常为圆形孔，或允许一些电子从上部子室传递到下部子室的其他穿孔。在其它 实施方式中，格栅可以由具有多个部件的更复杂的格栅组件组成。例如，格栅组件可以具有 多个格栅、支撑元件和/或运动产生元件。
[0049] 在一个简单的实施方案中，格栅是具有槽的相对薄的片材。另外，在一些实施方式 中，格栅可以包括孔。因此，该格栅包括孔和槽的组合。格栅结构的非限制性例子示于图 2A-2B和3A-3D。格栅中所包含的材料可以是绝缘体、导体、或它们的某种组合。在某些实 施方案中，格栅包含一种或多种材料，材料包括但不限于，金属、金属合金（如不锈钢、错、 钛）、陶瓷、硅、碳化硅、氮化硅、和它们的组合。该材料可以或可以不被阳极氧化或者可以或 可以不以其他方式钝化以用于例如抗腐蚀。在一个实施方式中，格栅是由具有陶瓷涂层的 金属材料制成的。也可使用其它涂层。在被蚀刻层是挥发性的情况下使用涂层格栅是特别 有利的。在某些实施方案中，格栅可以涂覆有纯涂层，例如，纯涂层包括但不限于，y 2o3、yf3、 YAG、氮化钛、或Ce02。此外，格栅可以接地、浮置或偏置。在一些实施方案中，接地的格栅充 当阴极的增强的偏置电流回路。
[0050] 格栅通常跨越室的整个水平横截面。在所述室是圆形的(如从上方观察时）情况 下，格栅也将是圆形的。这允许格栅有效地将该反应室分成两个子室。在某些设计中，格栅 的圆形形状是通过衬底的几何形状限定的，而衬底通常是圆形的。众所周知，晶片通常以例 如200毫米、300毫米、450毫米等各种尺寸提供。根据室内进行的蚀刻操作，对于正方形或 其它多边形的衬底或更小的衬底，其他形状也是可行的。因此，格栅的横截面可以具有各种 形状和尺寸。平的平坦格栅横截面适用于某些实施方式。然而，盘形、圆顶形、振荡状(例如， 正弦、方波、V形形状)、倾斜等格栅横截面适用于其它实施方式。通过任何的横截面轮廓的 槽或孔将具有特性(包括如本文别处所述的深宽比)。
[0051] 格栅的平均厚度可以为介于约1-50毫米之间，优选介于约5-20毫米之间。如果 格栅太厚，则它可能无法正常工作(例如，它可能阻挡太多的物质通过，有太多的质量，占用 在反应室中太多的空间等)。如果格栅过薄，则它可能不能够承受等离子体处理，并可能需 要被相当频繁地更换。通常情况下，如下所述，由于槽的高度由格栅的厚度限制，因此格栅 的厚度还受到在格栅中的所需的深宽比的限制。
[0052] 在一些实施方式中，格栅作为上游和下游等离子体之间的隔板，其中下游等离子 体存在于下部子室并可以富有自由基。在这种方式中，配备有格栅的等离子体室可以产生 类似于用现有的远程等离子体工具(例如可从Novellus System，现在的加利福尼亚，弗里 蒙特的Lam Research Corporation获得的GAMMA?平台工具）实现的结果的结果。在用于 此目的操作中，格栅可以是相对厚的，例如，约20-50毫米厚。
[0053] 在某些实施方式中，格栅包括具有长而薄的形状的槽。槽从格栅的中心向外径向 延伸。槽具有高度、宽度和长度(在图2A明确标记了宽度和长度)。槽高度是沿垂直于该格 栅的面的轴线测量的（即，在大多数操作配置中，槽高度垂直定向)，并且该高度通常等于格 栅的厚度。在槽的径向范围，槽的宽度可以是可变的或恒定的。在某些情况下，槽可以是扇 形（即，朝向中心较薄，而朝向格栅的边缘较厚)。在各种实施方式中，槽从格栅的中心向外 沿纵向延伸（即径向）。在一些实施方式中，槽的宽度不大于约25mm。槽的长度围绕格栅的 方位角范围可以是可变的或恒定的。径向槽的角度间隔围绕格栅可以是可变的或恒定的。
[0054] 如果没有槽存在于格栅中，则在等离子体产生期间在格栅中将诱导电流。该电流 将基本圆形地围绕格栅流动或将形成局部涡流，并且将导致功耗的增加。但是，槽的存在防 止形成这种寄生电流，从而节省功耗并导致更有效的处理。具有形状的开口（例如基本上为 圆形的孔）防止电流的形成不太有效。然而，如所提到的，圆形的开口可以与带槽的开口结 合使用。
[0055] 槽的深宽比被定义为槽的高度与它的宽度（h/w)的比。通常，当垂直于槽的纵向 (通常径向)取横截面时，深宽比的几何形状会是可见的。因为槽的宽度可以是可变的，所以 深宽比可以类似地是可变的。在某些实施方式中，槽的深宽比(在整个格栅其可以是可变的 或恒定的)为介于约〇. 01-5之间，或介于约0. 3-5之间，或介于约1-4之间，或介于约0. 5-2 之间。在许多实施方式中，相比于上部子室，具有这些深宽比的格栅减小在下部子室的电子 密度和有效电子温度深宽比。如所提到的，相信，由于许多热电子与格栅碰撞，因而随着电 子中的至少部分穿过槽，有效电子温度降低。另外，下部子室的有效电子温度与上部子室的 相比是降低的，因为在下部子室中的电子被格栅屏蔽，因此不经受等离子体的线圈（或其他 的等离子体源）的感应加热。
[0056] 当孔与槽一起使用时，这些孔可以用于与槽同样的用途。因此，它们通常具有如上 所述的深宽比。在一些实施方式中，孔的直径在约0.05英寸至约0.2英寸的范围内。它们 穿透格栅的整个厚度。
[0057] 由格栅提供的额外的好处在于它可以中和来自主喷射器的对流影响。这允许更均 匀的气体流动到晶片的表面上。在晶片和上部室中的气体喷射器之间的格栅或格栅组件的 存在可以显著降低从气体喷射器输送出的任何气体的对流影响，因为格栅会扰乱气流，并 在晶片上导致更加扩散性的流动状态。
[0058] 在一些实施方式中，格栅包含气体传输孔。在这样的实施方式中，格栅可以用作上 部和/或下部子室的喷头的额外目的。在这些实施方式中，一个或多个通道可以被包括在 一个或多个格栅中。这些通道可以从入口（或多个入口）馈送气体，并传送该气体到格栅中 的多个出口孔。出口孔可以形成气体分布喷头，该喷头传送处理气体到上部和下部子室中 的一者或两者。
[0059] 在一些实施方案中，格栅具有区域，如含有用于允许探测装置通过格栅布置的特 征的中心区域。可提供探测装置以探测操作期间与所述等离子体处理系统相关联的工艺 参数。探测过程可以包括光发射端点检测、干涉端点检测（interferometeric endpoint detection)、等离子体密度测量、离子密度测量和其他指标的探测操作。在某些实施方式 中，格栅的中心区域是开放的。在其它实施方式中，格栅的中心区域包含光学透明的材料 (例如，石英、蓝宝石等)，以允许光传输通过格栅。
[0060] 在某些实施方式中，对于300_晶片蚀刻机优选可以在格栅中在格栅的外边缘附 近约每15毫米至40毫米具有槽。这分别对应于由约18°，或约48°分隔的方位角相邻槽。 因此，在某些实施方式中，方位角相邻槽分隔至少约10°，或至少约15°。在这些或其它实 施方式中，方位角相邻槽分隔不超过约40°，或不超过约50°，或不超过约60°。
[0061] 在一些实施方式中，等离子体格栅可以包括嵌入在格栅中的冷却通道，并且 这些冷却通道可以填充有流动或不流动的冷却剂材料。在某些实施方式中，所述冷却 材料是流体，例如氦气或其它惰性气体，或液体，例如去离子水、工艺冷却水、氟惰性物 (f luoroinert)、或制冷剂(如全氟化碳、氢氟碳、氨和C02)。在这些或其它实施方式中，等离 子体格栅可以包括嵌入的加热元件和/或温度测量装置。冷却通道和嵌入的加热器可以实 现精确的温度控制，从而能对粒子与壁条件进行严密控制。在某些情况下，这种控制可用于 调节下部区域等离子体中的条件。例如，如果等离子体格栅保持在较冷的温度下，则来自晶 片的蚀刻副产物会优先沉积在格栅上，从而减少了在下部子室的蚀刻副产物的气相密度。 替代地，格栅或格栅组件可以保持热的(例如80°C以上)，以减少在格栅上的沉积，并确保该 室可保持相对清洁和/或减少在无晶片自动清洁(WAC)期间清洁室所需要的时间。
[0062] 在某些实施方式中可包括的另一个特征在于格栅可以用作将处理气体输送到上 部和下部子室中的一者或两者的喷头。因此，格栅可以包含连接气体供给源与上部和/或 下部子室的多个通道。该喷头的孔可被布置来使均匀的气体输送到子室。
[0063] 另外，在某些实施方式中，使用一个以上的气体供给源。例如，不同的处理气体可 被输送到上部和下部子室(通过一个或多个喷头型格栅或通过其它气体输送装置)。在一个 特定的实施方式中，惰性气体被输送到上部子室，而等离子体蚀刻的化学品传递到下部子 室。在一些其它实施方式中，输送到上部子室中的气体是H 2、N2、02、NF3、或C4F 8或其他氟碳 物，但实施方式并不局限于此。在这些或其它实施方式中，输送到下部子室的气体可以是 N2、C02或CF4或其他氟碳物，但同样本实施方式并不局限于此。
[0064] 等离子体处理反应器允许在邻近工作衬底有宽范围的等离子体条件有时是有帮 助的。这样的条件包括等离子体密度、等离子体中的有效电子温度，和等离子体中的电子与 离子的比率。对于原位处理，在多个层在室中进行处理的情况下，则可能需要改变每个层 的处理条件。固定位置的格栅可以限制反应器的操作窗，例如如果针对在下部子室产生离 子-离子等离子体而优化格栅，则高的等离子体密度可能无法实现。因此，一些实施方式提 供格栅和格栅组件，其中视线开阔区域的格栅线是可通过旋转及/或平移调节的。
[0065] 在某些实施方式中，等离子体格栅相对于所述等离子体的线圈或其它等离子体源 可以升高或降低。例如，这可通过安装格栅在可移动台上来实现。在一些实施方案中，垂直 运动允许操作者或控制器改变在上部和下部区域中的等离子体中的有效电子温度、电子或 等离子体密度、电子对离子的比率、自由基的浓度等。另外，由于自由基的浓度受等离子格 栅的高度的影响，可移动等离子体格栅的使用允许其中在整个多阶段工艺中自由基的浓度 是可调节的这样的工艺。由于自由基物质是化学反应性的且负离子具有与电子不同的蚀刻 性质，因此这个参数特别有帮助于进行调节/控制以达到所期望的反应。
[0066] 此外，在一些实施方式中，多个等离子体格栅在反应室中以单个格栅组件的形式 使用。在使用多个格栅的情况下，格栅的数量通常为介于约2至5之间。通常，在使用多个 等离子体格栅的情况下，等离子体格栅中的至少一个相对于至少一个其他等离子格栅是能 移动的。一般地，移动通过旋转或分离格栅(在某些情况下，使用这两种类型的运动）来完 成。在格栅组件中使用可旋转的格栅允许格栅的开口面积在处理晶片的过程中在不同工艺 /晶片之间和在单个工艺/晶片内都可以很容易地改变。重要的是，在下部子室的有效电子 温度和电子密度将是格栅开口面积的函数。
[0067] 在使用多个格栅的情况下，定义某些额外的参数是有帮助的。从上方观察，在一个 格栅中的开口与在其它的格状中的开口对齐，从而形成通过等离子体格栅组件的无障碍的 视线的情况下，组件槽或其它开口是组件的区域，如图3E所示。如图3F所示，在格栅中的 槽/孔未对齐的情况下，没有无障碍的视线穿过格栅组件。关于图3E-F，上部格栅302位于 下部格栅304上方。每个格栅302和304下面的暗区是物质可以行进通过的开口区域。在 一个【具体实施方式】中，下部格栅304下方的暗区是下部子室的上部。多个组件开口通常存 在于单个的等离子体格栅组件中。组件开口的几何形状随着单独的格栅彼此相对移动而变 化。例如，组件槽的宽度可以随着第一格栅旋转相对于第二格栅旋转而变化。同样地，组件 槽的深宽比，其定义为上格栅的顶部和下格栅的底部之间的总距离除以视线开口宽度，可 以随着格栅彼此相对旋转或以其他方式移动而变化。在一些实施方式中，组件槽的深宽比 可在约0. 1-5之间的范围内。
[0068] 在槽是对齐的(如从平行于该格栅的面的平面所看到的）情况下，格栅组件开口面 积定义为在格栅组件上的槽的总面积。如图3F所示，在槽未对齐的情况下，等离子体中的 某些物质(尤其带电荷的物质，如离子和电子）基本上不通过到达下部子室。槽的这种未对 齐的配置有效地增加了组件中的槽的深宽比，或在没有槽的重叠的情况下完全消除了组件 槽，减少热电子从上部子室穿到下部子室的比例。然而，在如图3E中所示的槽对齐的情况 下，等离子体物质可以穿过槽，如上所述。在一个例子中，使用两个相同的等离子体格栅，每 一个具有约50%的开口（开槽）面积。在这个例子中，格栅组件开口面积可以在0% (当单 个等离子体格栅是完全不对齐的）和约50% (当单个等离子体格栅准确地对准)之间变化。 在另一例子中，每个等离子体格栅具有约75%的开口面积。在这种情况下，格栅组件开口 面积可在介于约50-75%之间变化。通过改变格栅组件的开口面积，可以调节在下部子室 的等离子体条件。例如，相对于当格栅装配开口面积较小的情况，当格栅组件开口面积较大 时，下部区域等离子体中的有效电子温度较高，下部区域等离子体中的电子密度较高，下部 区域等离子体中电子与离子的比率较高，以及下部区域等离子体中自由基的浓度较低。 [0069] 使用多个格栅是特别有益的，因为它在单个处理站中的晶片上提供了宽的处理窗 的等离子体密度和等离子体条件。处理具有多个层和/或多种类型的暴露材料的复杂结构 时，这样做的好处是特别有帮助的。如所提到的，对于进行处理的每个层，经常需要改变处 理条件。
[0070] 每个等离子格栅上的槽图案可以是相同的或与其它等离子体格栅上的槽图案不 同。进一步，槽图案可以被设计为在晶片的特定区域提供开口区域。例如，槽可以被设计为 使得在晶片的中心附近相对于所述晶片的边缘有更多开口区域(或反之亦然)。此外，这些 槽可以设计成使得在工艺过程中的不同时间格栅组件的开口区域集中在晶片的不同部分。 例如，槽可以被设计为使得在工艺将开始时格栅组件的开口区域集中在晶片的中心附近， 并在工艺将结束时在晶片的边缘附近(或反之亦然)。此旋转允许例如气体流率、等离子体 密度、等离子体类型(例如，离子-离子等离子体)、以及有效电子温度等几个参数，能够在工 艺过程中在晶片上径向调节。这个可调性可有利于在晶片的整个面产生均匀的蚀刻结果， 也可特别有助于解决在处理过程中的中心到边缘可能出现的不均匀性。可用于等离子体格 栅组件中的成对的电子格栅以实现这些径向调节效应的例子示于图3A-3B。在这些图中，槽 (开口区域）以灰色显示，格栅材料以白色显示。
[0071] 使用可分离的格栅允许控制和调节一定的距离。例如，可以调节的距离包括晶片 和下格栅之间的距离，上部格栅和上部子室的顶部之间的距离，和/或所述格栅之间的距 离。这些可变的距离相比于单个的固定格栅允许在晶片上方更广范围的电子温度和等离子 体密度的调节。
[0072] 某些实施方案利用具有可移动的和固定的等离子体格栅两者的等离子体格栅组 件。格栅可以接地或电浮置，并且可以通过支撑支架或连接到运动发生元件(如旋转致动器 或升降器)的其他特征来支撑。在一些实施方式中，运动发生元件位于晶片和晶片支撑基座 的下方，但也可以使用其它的配置。根据所支撑的格栅是否接地或电浮置，支撑支架可以是 导电的或绝缘的。
[0073] 使固定格栅接地通常是有益的。当固定格栅被定位在可移动格栅的上方时，如图 4所示，固定格栅的接地连接提供了从上部室的激励源流入到格栅的任何RF电流的良好接 地路径。这在由ICP源激发的上部室且上部室的高度低于约5厘米或者在使用VHF CCP源 产生上部区域等离子体的情况下可能是特别有帮助的。如图5所示，当固定格栅被定位在 可移动格栅下方时，接地连接提供了较大的接地返回表面给下部区域等离子体中的偏置电 流。这在蚀刻工艺的过程中在晶片上需要大的偏置电压(例如，大于约100伏）的情况下可 能是特别理想的。
[0074] 可移动格栅的最佳电连接可依赖于固定的和可移动的格栅的相对位置。在固定格 栅被定位在可移动格栅上方的情况下，可移动格栅是电浮置可能是有益的。相反，在固定 格栅被定位在可移动格栅下方的情况下，可移动格栅可以为接地或浮置。在可移动格栅是 接地的情况下，所述支撑结构应该是导电的(例如，金属的)。在可移动格栅是电浮置的情况 下，支撑结构应该是绝缘的。
[0075] 当固定格栅被定位在可移动格栅下方时，固定格栅可以具有圆弧形槽(或允许穿 过槽的圆弧形运动的其它槽)，以允许可移动格栅支撑件延伸通过固定格栅以使所述支撑 件与运动产生元件连接。如上所述，本实施方案示于图5。替代地，可移动格栅可以通过从 反应室的外周向内延伸的可移动支撑结构支撑，或者可以通过与所述反应室的顶部连接的 结构支撑。不管使用什么实施方案，该支撑结构应设计成使得它不干扰所需的上部和下部 区域的等离子体的形成。进一步，保持所述致动器使格栅在远低于晶片的平面移动，使得颗 粒从致动器到晶片的传送的风险最小是合乎期望的。
[0076] 格栅组件可使用直流或RF源进行偏置。如果格栅组件具有多个导电性格栅，则将 它们一起偏置到相同的电位是可取的。替代地，在只有导电格栅被偏置的情况下，格栅组件 可仅由一个导电格栅和一个或多个浮置/绝缘格栅组成。
[0077] 多部件格栅组件在于2013年6月12日提交的，标题为"INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION"的美国专利申请No. 13/916, 318中有进一步讨论和描述，在 此通过引用将其整体并入本文。 等离子体性质
[0078] 格栅有效地将室等离子体分成两个区域：邻近所述线圈用于产生等离子体的上部 区域和邻近所述衬底支架的下部区域。在各种实施方式中，在上部区域中的等离子体中含 有相对"热"的、高能量的电子。通常，该等离子体的特征为电子-离子等离子体。在各种 实施方式中，在下部区域中的等离子体中含有相对"冷"的、低能量的电子。通常，这个下部 等离子体区域的特征为离子-离子等离子体。
[0079] 等离子体可在上部子室主要或专门产生。在一个实施方式中，感应耦合等离子体 在上部子室通过使电流运行通过位于所述上部子室的上方的线圈来产生。可以使用单个线 圈或多个线圈。在其它实施方式中，例如，使用VHFCCP源产生电容耦合等离子体。由于格 栅的存在，在上部子室中的等离子体将具有与下部子室中的等离子体明显不同的特征。
[0080] 在许多实施方式中，上部区域等离子体是常规的电子-离子等离子体。在这种类 型的等离子体中，大多数正电荷的物质是正离子，而大多数带负电荷的物质是电子。虽然存 在负离子，但它们只以相对较低的浓度出现。与此相反，在下部子室的等离子体是离子富集 等离子体，通常是离子-离子等离子体。相比于电子-离子等离子体，离子-离子等离子体 具有更大比例的为负离子的带负电荷物质，以及较小比例的为电子的带负电荷物质。在某 些实施方案中，在离子-离子等离子体中正离子的浓度与电子的浓度的比率(有时也被称 为正离子与电子的比率，)是约2或更大，并且在某些情况下是约5或更大，或甚至是 约10或更大。在某些情况下，在下部等离子体中的正离子与电子的比率比上部等离子体中 的正离子与电子的比率大至少约2倍(例如，至少大5倍)。
[0081] 两者等离子体之间的相关的差异在于上部区域等离子体具有显著更高的电子 密度。例如，在下部区域中的等离子体的电子密度可为约5X10 9cnT3或更低(例如，约 IX 109cnT3的或更低)。这些范围特别适用于电子阴性处理气体。上部区域等离子体可以具 有比下部区域等离子体的电子密度高至少约10倍(例如,至少约100倍、或至少约1000倍） 的电子密度。在某些情况下，在电子密度比负离子密度和正离子密度小至少一个数量级的 情况下，下部子室具有离子 -离子等离子体。在特定的例子中，Ne?108cnT3，Ni+?109cnT 3， Ni_ ?109cm 3。
[0082] 某种程度上基于电子：离子的比率而隐含的上部和下部区域的等离子体之间的另 外的差异在于下部区域等离子体通常具有较高的负离子与正离子的比率。因为上部区域电 子-离子等离子体通常主要含有正离子和电子，具有相对较少的负离子，所以负离子：正离 子比率就会是低的。下部区域等离子体中的负离子：正离子比率可以是介于约0. 5-1(例如 介于约0. 8-0. 95)之间。
[0083] 下部区域等离子体中的电子的浓度相对低的一个非限制性的解释是最初存在于 下部区域中的电子(例如，从上部区域通过格栅到下部区域中的电子）由于与气体分子非弹 性碰撞，一般不会通过射频场加热并迅速失去能量，从而导致低的有效电子温度。这些低能 量的电子(相比于上部区域等离子体中的高能电子）更容易与中性物质相互作用以产生负 离子。电子必须具有相对低的能量以附着到中性物质，并形成负离子。由于高能电子当与中 性物质碰撞时可"推开"另一电子而不是结合以形成负离子，所以负离子的产生不会发生。 [0084] 如所指出的，在上部区域等离子体中有效电子温度大于下部区域等离子体中有效 电子温度。电子通过在格栅中的槽时会被冷却。通常情况下，下部区域等离子体中的有效 电子温度为约leV或更低。在某些情况下，下部区域等离子体中的有效电子温度可为介于 约0. Ι-leV之间(例如，介于约0. 2-0. 9eV之间）。以电子伏特计量，在上部区域等离子体中 有效电子温度可以比在下部区域等离子体中有效电子温度大至少约2倍(例如，大至少约3 倍)。在一个特定的实施方式中，上部区域等离子体具有约2. 5eV的有效电子温度，而下部 区域等离子体具有约〇. 8eV的有效电子温度。在各种实施方式中，有效电子温度中的这种 差异全部或部分地因格栅的存在而产生。
[0085] 不受任何特定的理论或机制限定，格栅的作用可进行如下解释。格栅可以部分地 屏蔽下部子室，使得在其中的带电物质不直接暴露于来自等离子体线圈的功率。此外，在格 栅中的槽的特定的深宽比使高能电子的一部分在穿过槽时与格栅碰撞。这在两个等离子体 区域中产生两种性质不同的等离子体。
[0086] 上部和下部区域的等离子体的另一显著特征在于它们的等离子体电位。在上部室 中的等离子体电位通常比在下部室中的等离子体电位较高。例如，上部等离子体中的等离 子体电位可为介于约8-35V之间(例如，介于约10-20V之间)，而下部等离子体中的等离子 体电位可为介于约0. 4-10V之间（例如，介于约0. 5-3V之间）。这是因为电子的能量下降， 所以等离子体并不需要是正的以防止电子离开它。
[0087] 进一步，两个等离子体通常具有不同的能量分布函数(例如，离子能量分布函数和 电子能量分布函数)。电子和离子的能量分布函数两者在下部等离子体中较窄，在上部等离 子体中较宽。通过使用格栅，而无需使用采用波形发生器的复杂的控制，能够实现非常窄的 离子能量分布函数。例如，下部等离子体的离子能量分布函数可以具有仅约5V的全宽半 峰。因此，负电流可以从负离子引出，负离子到达衬底表面以保持电中性(而不是电子用于 这一目的)。这提供了独特的蚀刻机理。
[0088] 下部区域等离子体中的自由基浓度可以在约1 %的总中性物质密度至约70%的 总中性物质密度之间，或约10%至约70%的总中性物质密度之间或约10%至约50%的总 中性物质密度之间的范围内。
[0089] 在蚀刻操作过程中该室压强可以低于约2000毫乇，例如介于约1-2000毫乇之间 (例如，介于约2-200毫乇之间）。在一个特定例子中，室压强保持在约20毫乇或低于约20 毫乇。当采用具有约〇. 5eV或更低的有效电子温度和/或约5X 108cnT3或更低的电子密度 的下部区域等离子体时，这些压强是特别有效的。当采用下部区域离子-离子等离子体时， 这些压强特别有效。
[0090] 如上所述，在某些实施方式中，等离子体是变压耦合等离子体。一个或多个TCP线 圈可用于产生等离子体。在一些实例中，等离子体是通过内部TCP线圈和外部TCP线圈产 生的，每个线圈通过反应室的介质窗分布RF功率。内部和外部TCP线圈可以是基本共面 的，外部线圈包围内部线圈。内部和外部线圈的每一个可用于传导用于维持等离子体的一 部分的电流。并联电路可用于调节通过内部和外部线圈中的每一个的电流的安培数。换 句话说，可以调节输送到内部和外部线圈的功率。并联电路可以在功率源与线圈之间电耦 合，并且可以包括彼此并联地电连接的电感器和可变电容器。输送到内部线圈的功率与输 送到外部线圈的功率的比值称为变压器耦合电容调谐（TCCT)。例如，0. 75的TCCT是指输 送到内部线圈的功率只有输送到所述外部线圈的功率的值的约75%。在某些实施方式中， 例如，TCCT可以介于约0. 25-1. 5之间，或介于约0. 25-0. 75之间，或介于约0. 5-1. 5之间， 但这些例子不是限制性的。变压器耦合电容调谐在于2010年3月19日提交的，标题为 "ADJUSTING CURRENT RATIOS IN INDUCTIVELY COUPLED PLASMA PROCESSING SYSTEMS"的美国 专利申请No. 12/728, 112中有进一步的讨论和描述，在此通过引用将其整体并入本文。
[0091] 相信，离子-离子等离子体为半导体处理提供某些益处。例如，在离子-离子等离 子体中蚀刻的部分制造的半导体器件显示非常良好的选择性、轮廓角、Ι/D加载，和在被蚀 刻的衬底的整个表面的整体均匀性。现有技术无法实现所有这些益处（即，例如，工艺设计 师们必须在实现良好的整体蚀刻均匀性及其他益处之间进行选择)。因此，本文的实施方式 代表蚀刻方法的显著进步。
[0092] 图6A-6C示出了在分解被蚀刻的特征上的蚀刻副产物的效果。首先，图6A示出 了其上沉积有三个层的衬底。底部层表示栅极氧化物，中间层表示多晶硅，和顶层(显示为 三个独立的块）表示硬掩模。相信，在常规的蚀刻工艺中，存在于该室的等离子体部分地作 用以解离蚀刻副产物，如图6B所示。这些副产物通常是挥发性成分(例如，SiBr 4)，其在合 适的条件下从衬底清除。然而，当通常为电子-离子等离子体的高电子密度的等离子体接 触晶片时，在等离子体中的高能电子可与挥发性副产物反应而导致它们离解成物理-化学 "粘性"离解产物(例如，SiBr 2)。如图6B所示，这些离解产物附着到衬底，经常附着到被蚀 刻的特征的侧壁，并导致蚀刻工艺以非垂直或以其他不期望的方式发生，如图6C所示。此 离解产物的附着/再沉积导致产生非垂直蚀刻的本地加载效应。
[0093] 使用格栅以减少邻近被蚀刻的衬底的等离子体的有效电子温度，从而减少了这些 不希望的影响。具有其相应地减小的电子密度和有效电子温度的离子-离子等离子体的 产生显著减少这些不希望的影响。因为离子通常具有比电子显著少的能量，所以本实施方 式的离子-离子等离子体中的离子不会引起此副产物的解离。虽然本实施方式可以产生电 子-离子等离子体，但这种高电子密度/高有效电子温度等离子体可限制于上部子室。因 此，蚀刻副产物往往只接触下部等离子体，不接触高的有效电子温度的上部等离子体。此 夕卜，尽管离子-离子等离子体中会存在一些电子，但这些电子通常具有低的?；并因此通常 不会有足够的能量，以使副产物解离。因此，蚀刻副产物不解离成导致"粘性"问题的化合 物。 晶片偏置
[0094] 在某些实施方案中，所述晶片在处理期间偏置。这是通过施加偏置到用于保持/ 支撑晶片的静电卡盘来完成的。因为晶片暴露于在下部子室中的低?；，低电子密度等离子 体(例如离子-离子等离子体)，所以偏置可以以捕获/激励离子-离子等离子体的独特优 势的方式施加到该卡盘。另外，偏置可以以能够避免电子-离子等离子体在下部子室形成 的方式被施加。例如，偏置可以具有适于防止离子-离子等离子体转换成电子-离子等离 子体的频率和功率。
[0095] 在某些实施方式中，RF偏置可具有30兆赫以下的频率，优选地介于约100千赫至 约13. 56兆赫之间，以减少由偏置功率施加到衬底产生的电子加热的量。在一些实施方式 中，偏置(无论频率如何）在约1赫兹至约10千赫的范围内，以介于约1 %和99%之间的占 空比施以脉冲。
[0096] 如上所述，在常规的电子-离子等离子体中，等离子体电位是相当高的，并且是正 的。该等离子体电位有效地限制了电子逃逸出等离子体的能力。然而，下部区域等离子体 典型地具有非常规的低电子密度和温度，因此需要低得多的等离子体电位，以有效地限制 其电子。低等离子体电位打开操作窗口，选择性地允许负离子存在于离子-离子等离子体 中，以在偏置波形的正周期的过程中朝向晶片加速并撞击晶片。在连续波等离子体中这种 蚀刻状态在以前是无法获得的。
[0097] 施加到静电卡盘的偏置的频率可以被设计来优化离子-离子等离子体中离子(特 别是但不完全是负离子)的形成和吸引力。就此而言，施加到静电卡盘的偏置的频率是在大 约0. 1-15兆赫之间(例如，在大约400千赫-13. 56兆赫之间）。在一个特定例子中，偏置为 约8兆赫。这个频率可以是特别有帮助的，因为它对应于离子传输频率。虽然也可使用其 它频率，但可能不太有效。例如，约100千赫-1兆赫之间的频率可在一定程度上工作，但与 上面提到的较高频率相比不太有效。
[0098] 应当指出的是，在使用格栅以及适当的频率的AC偏置施加到静电卡盘/晶片的情 况下，在晶片上的等离子体鞘可以操作以交替地将负离子和正离子拉出等离子体，并使它 们加速朝向晶片的面。换句话说，等离子体鞘在正循环吸引负离子，然后在负循环吸引正离 子，并且这些循环随着交流偏置重复。如上面所解释的，在实现本实施方式之前这个负离子 (对晶片）的吸引是不可能的，因为等离子体电位过高，从而压过了相关的AC偏置半循环的 任何有吸引力的效果。
[0099] 如前所述，偏置可以以脉冲形式施加。然而，对于很多情况施以脉冲不是必须的。 本实施方式在整个蚀刻过程中在晶片上方实现了稳定的离子-离子等离子体。因此，卡盘 /晶片上的偏置不需要施以脉冲来实现本文所描述的益处。然而，在某些实施方式中，偏置 仍然可以以脉冲形式施加，例如用于减少蚀刻速率或离子对衬底进行轰击的量，以增加对 底层蚀刻的选择性。离子-离子等离子体中偏置脉冲通过在离子和自由基之间交替时增强 选择性而特别有益处。换句话说，施以脉冲可区分到衬底表面的离子和自由基的通量(脉冲 接通：自由基+离子-脉冲关闭：仅自由基)。 工艺/应用
[0100] 本文所公开的装置和等离子体条件可以用来蚀刻任意的各种材料，如硅(包括多 晶硅、非晶硅、单晶硅和/或微晶硅)，金属（包括但不限于氮化钛、钨、氮化钽等)，氧化物和 氮化物(包括但不限于SiO、SiOC、SiN、SiON等)，有机物(包括但不限于光致抗蚀剂、无定形 碳等)，以及各种其他材料，包括但不限于，W、Pt、Ir、PtMn、PdCo、Co、CoFeB、NiFe、W、Ag、Cu、 Mo、TaSn、Ge2Sb2Te2、InSbTe Ag--Ge-S、Cu--Te--S、IrMn、Ru。这个概念可以扩展到像 NiOx、 SrTiOx、钙钛矿（ε&--03)、ΡΚ：ΑΜη0 3、ΡΖΤ(ΡΒΖινχ--χ03)，、（SrBiTa)0 3 等材料。该装置可与在 现今的制造设施中可用的任何气体的组合(包括HBr、CO、NH3、CH30H等等）一起使用。
[0101] 可以采用本文所公开的装置和等离子体条件，以蚀刻在器件中的特征或在任何技 术节点处的其它结构特征。在一些实施方式中，在20-10纳米节点或超出20-10纳米的节 点的制造过程中使用该蚀刻。可以在前道制造程序线和后道制造程序两者之前进行蚀刻。 蚀刻可以提供优异的垂直轮廓、材料选择性、Ι/D加载，和/或小于约2%的晶片的中心到边 缘的均匀性。合适的蚀刻应用的一些例子包括浅沟槽隔离、栅极蚀刻、间隔层蚀刻、源极/ 漏极槽蚀刻、氧化凹部、和硬掩模开口蚀刻。 FinFET的源漏极凹部蚀刻
[0102] 形成FinFET的一个步骤是蚀刻源漏极凹部。对于各种应用，在蚀刻时在源漏极凹 部中产生重入（reentrant)形状是合乎期望的。该重入轮廓可以帮助在通过源漏极凹部蚀 刻产生的负空间中的SiGe或SiC的外延沉积后促进FinFET的沟道区中的所需的应力水 平。如果有较窄的蚀刻部分在较宽的蚀刻部分上方，则蚀刻的形状被认为是重入的。源漏 极凹部的形成可以通过等离子体蚀刻工艺来实现。通过用常规的等离子蚀刻条件处理，有 可能产生垂直和锥形的蚀刻轮廓。常规的方法还允许形成圆的各向同性的凹部。然而，对 于源漏极凹部需要更复杂的形状的情况下，常规的等离子蚀刻技术并没有成功。
[0103] 通过在离子-离子等离子体的条件下蚀刻，可以实现各种新的凹部形状。图7A显 示了在源漏极凹部蚀刻工艺发生之前衬底鳍结构701上的部分制造的半导体器件的栅极 结构柱状间隔物沉积700。器件700包括帮助决定鳍的形状的特征。例如，掩模层705可以 在多晶硅层703上。间隔层707可围绕掩模705和多晶或硅栅结构703。当对源漏极凹部 进行蚀刻时，间隔层707可保护下伏层703、705和部分的701。图7B示出了使用常规的等 离子体处理可以实现的凹部的形状的例子。图7C示出了可以使用离子-离子等离子体处 理来形成的另外的凹部的形状的例子。例如，经蚀刻的形状形成源漏极凹部区域，该区域将 在后面填充外延的SiGe。在图19和20中提供了可使用所公开的技术来形成凹部形状的其 它例子，这在实验部分中进行描述。
[0104] 一种用于形成源漏极凹部区域的方法是执行涉及（1)纵向蚀刻，（2)横向蚀刻，和 (3)氧化步骤的多步骤工艺。这个工艺示于图8。这些工艺中的一个、两个或所有可在离 子-离子等离子体条件下进行。虽然只示出了蚀刻和氧化的两个重复，但可以使用任意数 量的重复。这个多步骤工艺使凹部形状被相对缓慢地蚀刻到衬底701中，衬底701常常是 单晶硅。执行纵向和横向蚀刻步骤，以分别在纵向和横向上去除材料。执行氧化步骤，以形 成氧化物层810,氧化物层810保护蚀刻凹部的侧壁，避免进一步侧向蚀刻。在使用常规的 等离子体的情况下，该多步骤工艺在所述凹部特征的侧壁上形成识别的凹坑形状，其对应 于不同的氧化和侧向蚀刻步骤。图8示出了在使用离子-离子等离子体的情况下实现的形 状，并且没有显示用常规的等离子体处理所发生的凹坑。
[0105] 促进凹坑形成的一个因素在于，在氧化步骤过程中使用的常规的、相对腐蚀性的 等离子体形成厚/硬的氧化物，该氧化物非常难以用后续蚀刻重塑形状。氧化物形成的速 率正比于到衬底上的氧自由基通量。常规的等离子体由于显著较高的自由基密度产生厚 /硬的氧化物，较高的自由基密度与较高的电子密度和电子温度关联。相比较而言，用离 子-离子等离子体，电子温度、电子密度和自由基密度都相当低。因此，在氧化步骤过程中 在离子-离子等离子体状态中的处理导致较薄的、更可加工的氧化物的形成。该较薄的氧 化物与使用常规的等离子体形成的厚的氧化物相比更容易在随后的蚀刻步骤中重塑形状。 有利的是，离子-离子等离子体条件下形成的氧化物仍是足够厚的，并且是高质量的以充 分保护所述凹部特征不过腐蚀。另外，该离子-离子等离子体状态在蚀刻步骤过程中是有 利的，例如，由于到表面的低的离子通量，温和等离子体条件导致相对低的纵向和横向的蚀 刻速率。
[0106] 执行离子-离子等离子体条件下的纵向蚀刻，等离子体在上部子室从蚀刻剂产 生，蚀刻剂例如Cl 2 (或HBr、CF4、SF6、CHF3，它们的某种组合，或蚀刻硅的气体的任何其他组 合)。在格栅下，离子-离子等离子体在纵向上形成并蚀刻所述衬底(例如，单晶硅)。蚀刻 剂的流率可为介于约l-l〇〇〇sccm之间。子室的压强可为介于约10-200mT之间。该室的温 度可以是介于约40-60°C之间。衬底温度可以在介于约0-120°C之间。用于产生等离子体 的功率可以为每站介于约100-1100瓦之间。用来产生等离子体的RF频率为13. 56MHz。衬 底可以偏置在介于约0-850V之间。单个的纵向蚀刻工艺可具有介于10-120秒之间的持续 时间。纵向蚀刻速率可以介于约10_120nm/min之间。
[0107] 在离子-离子等离子体条件下执行横向蚀刻步骤，等离子体是从例如NF3和Cl 2 的混合物等蚀刻剂在上部子室中产生的。在某些情况下也可以使用SF6。在格栅下，离 子-离子等离子体形成并蚀刻所述衬底，这时主要在横向上。蚀刻剂的总流率可为介于约 50-500sccm之间。其中使用NF 3和Cl2的混合物时，NF3的流率可为介于约5-50sccm之间， Cl2的流率可为介于约20-300sccm之间。室压强可为介于约5-100mT之间。该室的温度可 以是介于约40-60°C之间。衬底温度可为介于约-5-120°C之间。用于产生等离子体的功率 可以是每站介于约200-1000瓦之间（TCP)。用来产生等离子体的RF频率为13. 56MHz。在 一些实施方式中衬底可以不被偏置。单个的横向蚀刻工艺可具有介于5-120秒之间的持续 时间。
[0108] 在离子-离子等离子体状态下进行氧化步骤，等离子体从氧基等离子产生气体在 上部子室中产生。在一些情况下，产生等离子体的气体是氧气。在其他情况下，源气体可以 另外或可选地包括其它组分，如氮气。在格栅下，离子-离子氧基等离子体形成并与衬底作 用，以形成在所述凹部区域中的氧化层。此氧化层有助于防止在随后的蚀刻操作中的过蚀 亥|J。等离子体产生气体的流率可为介于约10-800sccm之间。室压强可为介于约10-100mT 之间。该室的温度可以是介于约40-60°C之间。衬底温度可以在介于约0-120°C之间。用 于产生等离子体的功率可以为每站介于约0-1500瓦之间，例如，每站介于约100-1500瓦之 间。用来产生等离子体的RF频率为13. 56MHz。衬底可以偏置在介于约0-300V之间，例如， 介于约50-300V之间。单个氧化工艺可具有介于约5-60秒之间的持续时间。 FinFET栅蚀刻
[0109] 可以从在离子-离子等离子体状态下的处理获益的应用的下一个例子是蚀刻 FinFET的栅极结构。在各种应用中，此工艺可涉及蚀刻具有上覆掩模(例如，氮化硅或氧化 物材料)的多晶硅，以形成最终的栅极结构的轮廓。因此，FinFET的栅极蚀刻后剩下的多晶 硅成形/定位在最终的栅极将成形/定位的位置。多晶硅可以是多晶硅构成的虚设层，这 意味着它是用来帮助确定将定位最终栅极的区域的区域形状的临时材料。在以后的处理步 骤中，多晶硅被去除，并用所期望的最终栅极材料代替。另一种描述FinFET的栅极蚀刻工 艺的方式是，多晶硅层被蚀刻，从而通过在完成的集成电路中接近FinFET的栅极的位置形 成腔来限定FinFET的栅极区域。该位置被称为是被蚀刻的实际腔(不是整个多晶硅层或蚀 刻的腔之间的位置)。
[0110] FinFET多晶硅栅蚀刻通常涉及具有挑战性的性能目标，特别是对于20-10nm的技 术节点。这样的性能目标的例子包括：（1)对于深宽比大于约3的垂直多晶硅蚀刻轮廓； (2)约0纳米或更少硅凹部的鳍；（3)蚀刻后残留的至少约50纳米的掩模(例如，SiN掩模 的）；（4)约0纳米ISO/密加载；（5)在整个衬底上约0纳米的中心到边缘的非均匀性。 关于第二个性能目标，当垂直向下蚀刻时，定义栅极轮廓，会出现称为鳍的特征。鳍垂直于 栅极运行。鳍高度为30纳米左右高并在栅蚀刻的最后30纳米的过程中会碰到。鳍由硅制 成，但顶部具有厚度为约3-5nm的薄氧化物层。栅极蚀刻工艺必须是高度选择性的，否则会 开始蚀刻鳍。这就是所谓的鳍凹部。栅极蚀刻工艺通常需要过蚀刻以摆脱栅极的底部锥形， 以使其垂直。在FinFET的多晶硅栅极蚀刻期间鳍不被蚀刻是重要的。
[0111] 用常规的等离子处理一直非常难以同时实现这些目标。之前，三步法蚀刻工艺已 经用于FinFET器件的多晶硅栅极蚀刻。这些步骤包括：（1)低压主蚀刻，（2)高压软着陆 (soft landing)蚀刻，及（3)高压过蚀刻。这些工艺导致栅极轮廓、选择性、Iso/密加载、以 及中心到边缘的非均匀性之间的折衷。
[0112] 然而，在使用离子-离子等离子体的条件下，FinFET多晶硅栅极蚀刻可以以在工 艺目标之间显著较少的折衷的单个蚀刻来实现。本文所描述的格栅有效地改变了等离子体 处理环境，使得离子-离子等离子体在下部子室产生。这种处理环境导致与在常规的等离 子处理时经历的等离子体-晶片表面的相互作用不同的等离子体-晶片表面的相互作用。 具体而言，富集自由基的离子-离子等离子体环境对较低的压强状态(如5-20毫乇)打开可 用的工艺窗口，这以前受多晶硅和氧化物之间的选择性差、严重的Iso/密加载限制。先前， 高压蚀刻机制(例如，>80毫乇）是必要的，以实现所需的掩模的选择性和蚀刻轮廓，但也导 致了相对高的中心到边缘的非均匀性。与此相反，通过在离子-离子等离子体状态的处理， 所有上面列出的目标可以用单步蚀刻来实现。具体地，该离子-离子等离子体状态产生具 有无限的多晶硅：氧化物选择性(蚀刻多晶硅，而根本不蚀刻氧化物)、垂直蚀刻栅极轮廓、 没有或基本上没有中心到边缘的非均匀性、和没有或基本上没有iso/密加载的蚀刻工艺。
[0113] 图9示出了经历FinFET的多晶硅栅极蚀刻的部分制造的半导体装置901。该装 置901包括硅衬底902上的鳍910,这两者都覆盖有薄的保护性氧化物层904。例如，该保 护性氧化物904可以是二氧化硅。保护性氧化物904上面是多晶硅层906。这个多晶硅层 906是在FinFET多晶硅栅蚀刻过程中被蚀刻的层。多晶硅层906上面是图案化掩模层908， 在各种情况下，掩模层908可以是硅氮化物，氧化物或具有氮化硅层的氧化物。在蚀刻工艺 过程中，在上部子室中产生等离子体，在下部子室产生离子-离子等离子体。离子-离子等 离子体与装置901相互作用以纵向蚀刻没被光致抗蚀剂掩膜908保护的多晶硅层906的部 分。
[0114] 图10示出了在常规的FinFET多晶硅栅极蚀刻后的部分制造的半导体器件1001 的剖视图(上图)和俯视图(下图)。该图中示出了器件的鳍区域的设备和鳍外区域之间非均 匀的轮廓加载的问题。在下图中的虚线表示在上图中所使用的截面平面。该装置1001包 括在硅衬底1002上面的鳍1010。这些被覆盖有保护性的氧化层1004。图10的上图所示 的鳍1010在该图的平面的后面。在鳍的前方，在页面的平面，是从具有覆盖掩模层1008的 多晶硅1006形成的蚀刻栅结构。保护氧化物层1004被同时显示在页面的平面中，在多晶 硅栅极结构1006下，以及在页面的平面的后面，在鳍结构1010上。如上所述，在各种情况 下掩模层1008可以是硅氮化物。鳍1010的位置限定鳍区域1012和鳍外区域1014。
[0115] 执行FinFET多晶硅栅极蚀刻时所产生的一个问题是非挥发性副产物(例如，SiBrx 和SiOxBry)的形成，该副产物附着在蚀刻区域的侧壁上，从而一定程度地钝化侧壁。这些副 产物造成问题的部分原因是因为副产物不同地影响衬底的分离的和密集的区域。例如，在 图10所示的情况下，非均匀的副产物的形成和吸附会导致鳍区域1012和鳍外区域1014之 间的显著蚀刻轮廓的差异。如该图所示，在鳍区域1012中的多晶硅1006可以被过腐蚀，使 得剩余的多晶硅1006具有弯曲的蚀刻轮廓，而不是所需的垂直蚀刻轮廓。与此相反，鳍外 区域1014中的蚀刻轮廓是垂直的。
[0116] 一种用于减少对鳍区域和鳍外区域之间的差别的方法是使用非常高的气体流率 以在蚀刻过程中清洁该室。然而，不存在当前可用的能够有效地在整个晶片进行这种清洁 的泵。另一种方法是降低蚀刻速率，使得副产物形成的速率较低，因此能够用高流率的清洁 气体更好地清除副产物。这个战术是不合乎期望的，因为它会导致吞吐量降低。减少或避 免鳍区域和鳍外区域之间的差别的另一种方法是在离子-离子等离子体中蚀刻。通过使用 这种技术，通过蚀刻所形成的副产物保持挥发性，因为它们被屏蔽而不受存在于所述上部 子室中严酷的等离子体条件的影响，因此在下部子室中不裂解成非挥发性副产物。因此，非 挥发性副产物不会形成，侧壁不成为钝化的，并且挥发性副产物可以有效地去除，从而导致 在整个晶片上所有区域均匀的蚀刻轮廓。
[0117] 在离子-离子等离子体状态下执行FinFET多晶硅栅极蚀刻，等离子体是在上部子 室由含有例如HBr和0 2或HBr和C02之类等离子体产生气体产生的。等离子体产生的气体 还可以包括He STG。在格栅下，离子-离子等离子体形成并与衬底相互作用以蚀刻多晶硅， 从而形成栅极结构。HBr的流率可为介于约100-500sccm之间，例如，介于约100-300sccm 之间。氧气的流率可为介于约2-12sccm之间，例如，介于约3-6sccm之间。He STG的流 率可为介于约200-400sccm之间。室压强可为介于约5-25毫壬之间，例如，介于约10-20 毫乇之间。衬底温度可为介于约20-KKTC之间。用于产生等离子体的功率可以为每站 介于约300-1800瓦之间，例如每站介于约1000-1600瓦之间。衬底可以被偏置到介于约 100-500V之间，例如，介于约200-400V之间。TCCT可以在介于约0. 25-0. 75之间，例如介 于约0. 4-0. 6之间。
[0118] 用建议的单步骤化学物蚀刻多晶硅栅FinFET到终点（EP)，用额外的时间进行a% 的过蚀刻。可以调整以下参数以进一步提高蚀刻性能：压强（5-20MT)、总流率（lx-3x)、02 流率、静电卡盘的温度（20°C -100°C)、TCP功率（300W-1800W)、偏置电压、偏置电压脉冲占 空比（100_200泡，25-50%)、0) 2流率。
[0119] 替代的工艺条件可以利用低TCP和偏置脉冲。偏置可以在介于约100-500赫兹之 间的频率，例如，介于约150-300赫兹之间的频率下施以脉冲。
[0120] 另一种替代的条件利用低TCP，低偏置和C02。C02的流动速率可为介于约2-12 SCCm 之间，例如，介于约5-10sccm之间。
[0121] 在各种实施方式中格栅可以接地至室壁。在其它实施方式中，如本文其他地方描 述的，格栅可以被偏置。
[0122] 实验结果表明，离子-离子等离子体可用于蚀刻FinFET栅极，而不会产生不希望 的结果，例如用常规的蚀刻遇到的鳍区域-鳍外区域的轮廓差异。即使在非常小的CD空间 (例如，<2nm)中，蚀刻后也没有发现硅残留物。另外，可以蚀刻栅极，掩模的损失最小，例如 大于其余约7〇nm掩模剩余，约5nm或更小掩模的高度的损失(小于约10%的损失)。该结果 还表明在鳍区域和鳍外区域之间最小的加载，并在这两种情况下具有垂直蚀刻轮廓。 虚设多晶娃去除
[0123] 图11A-11G示出了在制造的不同阶段的部分制造的半导体器件。在上述的例子中 的FinFET多晶硅栅极蚀刻之后，装置1101如图11A所示，鳍1110定位在硅衬底1102上。 鳍1110和衬底1102两者可覆盖有保护性氧化物层1104,氧化物层1104可以由诸如Si02等 材料制成。然后掩模层1108可通过等离子体蚀刻去除，如图11B所示。接着，将电介质材 料1112沉积在先前多晶硅栅极蚀刻期间被蚀刻的区域，如图11C所示。随后可以去除虚设 多晶硅材料1106,形成腔，最终栅极将在该腔中。图11D示出了去除虚设多晶硅材料1106 后的装置1101。这种去除工艺可称为虚设多晶硅去除，并且是本实施例的重点。在去除虚 设多晶硅后，可执行湿法腐蚀以去除下伏保护性的氧化物层1104 (例如，二氧化硅层)，如图 11E所示。在湿蚀刻之后，可沉积新的保护性的氧化物层1114 (例如，氧化铪层1114)。然 后，最终所需的栅材料1116 (例如，一个或多个的钽，钛，钨和它们的组合）可以被沉积到去 除虚设多晶硅时所形成的腔中，如图11G所示。另一种描述去除虚设多晶硅的方式是，多晶 硅被蚀刻以形成腔，该腔位于在完成的集成电路中FinFET栅极所定位的位置。该位置被称 为是经蚀刻的腔的实际位置(不是整个多晶硅层或蚀刻的腔之间的空间）。
[0124] 出现在虚设多晶硅的去除工艺中的类似的非挥发性副产物形成的问题相关于上 面FinFET多晶硅栅蚀刻进行了描述。特别是，常规的等离子体工艺利用HBr/0 2化学物去除 虚设多晶硅。这导致挥发性副产物的形成。然而，一旦挥发性副产物与常规的等离子体接 触，许多分子裂解成附着到侧壁和部分制造的器件的其它部分的更小的非挥发性分子。这 些非挥发性分子有效地钝化侧壁和促进非垂直蚀刻轮廓。
[0125] 替代在离子-离子等离子体状态中执行该蚀刻，有两种方式避免非挥发性副产物 的形成。第一，离子-离子等离子体的低离子浓度和低电子密度性质允许使用不同的化学 物以去除虚设多晶硅而不去除可能正覆盖鳍的下伏保护性的氧化硅材料。在各种情况下， 以两步骤工艺可实现虚设多晶硅的去除，每一个步骤使用离子-离子等离子体。第一步骤 可包括在第一等离子体(例如，基于HBr的等离子体)中蚀刻所述衬底，以去除大部分虚设多 晶硅。在第一蚀刻工艺之后，一些材料可能残留在衬底上，特别是残留在靠近鳍的特征的角 落处。通常，这些残留的材料是多晶硅残留物。该工艺的第二步骤可包括在第二等离子体 (例如，基于NF 3/C12的等离子体）中蚀刻所述衬底以去除角落残留物。
[0126] 在各种情况下，可使用不含或基本不含含氧蚀刻剂的处理气体来去除虚设多晶 硅。如本文所用的，基本不含含氧反应物是指微量或更少的含氧反应物的量。通过在第二 步骤中使用基于Cl 2的化学物，可避免某些非挥发性副产物(例如，SiOxBry)的形成，因为没 有氧气可用来形成这些副产物。
[0127] 另外，离子-离子等离子体减少或避免非挥发性副产物的形成，即使在使用常规 的HBr/0 2化学物时也如此，因为在下部子室中形成的任何副产物(例如，挥发性副产物）不 暴露于严酷的上部子室的等离子体条件。相反，在下部子室中的离子-离子等离子体足够 温和（即，低电子温度、低电子密度，等等)，使得基本上没有挥发性副产物被裂解为非挥发 性材料，并因此副产物可从反应室中去除而没有重新沉积在衬底上。
[0128] 图12示出常规的等离子体和离子-离子等离子体的电子能量分布函数。离子-离 子等离子体具有比常规的等离子明显更低的电子密度(数量级小约三个数量级)，而且能量 较低。这些温和的条件有助于防止挥发性副产物裂解成非挥发性副产物。
[0129] 在虚设多晶硅的去除的情况下非挥发性副产物的再附着特别成问题，因为这种副 产物的存在会对随后的湿法蚀刻工艺进行显著干扰，如上所述。进行该湿蚀刻工艺以去除 氧化硅材料，并且不应该去除任何周围的/相邻的硅材料。在各种情况下，湿蚀刻是利用氢 氟酸进行的。HF很好地去除原始的Si02，但不能有效地去除不具有足够量的氧的硅基材料， 如在虚设多晶硅的去除过程中形成的非挥发性副产物的材料。因此，在副产物存在的情况 下，它们往往不能由湿蚀刻去除。总之，没有任何已知的化学物/工艺，可以在不去除器件 性能所需要的周围的硅材料(例如，在鳍中)的情况下去除硅基非挥发性副产物。因此，首先 减少或避免这些非挥发性的副产物的形成是合乎期望的。
[0130] 如上所述，在某些实施方式中，虚设多晶硅的去除是通过以下两个步骤来完成的： 主蚀刻和过蚀刻。主蚀刻可涉及用HBr/He等离子体蚀刻，过蚀刻可涉及用NF 3/C12等离子 体蚀刻。在主蚀刻后一定量的基于多晶硅的残留物可存在于衬底上，例如在蚀刻区域的底 部角落处。可执行过蚀刻以去除所有的基于多晶硅的残留物。离子-离子等离子体的低等 离子体密度导致到衬底的表面的低离子通量。因此，该过蚀刻工艺可以主要是化学驱动的 工艺，它具有非常高的选择性，因此可以被用来有效地去除残留物而不损坏鳍。
[0131] 在离子-离子等离子体状态中的主蚀刻过程中，HBr可以以介于约300-850sccm 之间的速率提供，例如以介于约400-600sCCm之间的速率提供，He可以以介于约 500-1000sccm之间的速率提供，例如，以介于约700-900sccm之间的速率提供He。等离子 体是在上部子室中从HBr/He产生的。离子-离子等离子体在下部子室中形成并与衬底相 互作用，以去除多晶硅，以在将定位最终栅极结构的位置形成腔。室压强可为介于约20-80 毫乇之间，例如，介于约60-80毫乇之间。该室的温度可以是介于约40-60°C之间。衬底温 度可为介于约30-80°C之间，例如介于约50-75°C之间。用于产生等离子体的功率可以是介 于约200-1500瓦/站之间，例如介于约1000-1500瓦/站之间。用来产生等离子体的RF 频率可为约13. 56兆赫。衬底偏置可在介于约40-150V之间，例如偏置介于约80-130V之 间。FinFET虚设多晶硅的去除工艺的单个的主蚀刻可具有介于约30-100秒之间的持续时 间。
[0132] 在虚设多晶硅的去除的过蚀刻阶段的过程中，等离子体是在上部子室从例如NF3 和Cl2等蚀刻化学物产生的。惰性气体也可以被提供到反应室中作为等离子体产生气体的 一部分。离子-离子等离子体在下部子室中形成并与衬底相互作用，以去除在蚀刻区域存 在的任何多晶娃残留物。NF 3可以介于约0_60sccm之间的速率，例如介于约20_50sccm之 间的速率流动，以及Cl2可以介于约10-100sccm之间的速率，例如，介于约40-70sccm之间 的速率流动。惰性气体如Ar可以介于约30-200sccm之间的速率，例如，介于约40-100sccm 之间的速率流动。室压强可为介于约4-80毫乇之间，例如，介于约30-60毫乇。该室的温度 可以是介于约40_60°C之间。衬底温度可为介于约30_80°C之间，例如介于约50_70°C之间。 用于产生等离子体的功率可以为介于约200-1000瓦/站之间，例如，介于约200-400瓦/站 之间。用来产生等离子体的RF频率可为约13. 56兆赫。衬底可以保持不偏置。FinFET虚 设多晶硅的去除工艺的单个过蚀刻可具有介于约10-60秒之间的持续时间，例如约30-60 秒。 光致抗蚀剂回流
[0133] 光致抗蚀剂回流工艺在要求特征尺寸(例如，线，间隔）宽度小于30纳米的前段工 艺（FE0L)和后段工艺（BE0L)两者中使用。使用传统的193纳米的光致抗蚀剂的当前的光 刻图案化技术在这些尺寸已经无法实现很好的图案化。因此，极紫外（EUV)光致抗蚀剂已经 开始代替传统的193nm的光致抗蚀剂。虽然EUV光致抗蚀剂可以更好用于图案化较小的特 征，但该EUV光致抗蚀剂工艺仍然遭受在193nm光致抗蚀剂中出现的其他问题。例如，在前 段工艺应用中经蚀刻的光致抗蚀剂通常表现出相对较大的传入线宽粗糙度（LWR)，其在约 5-10纳米的范围变化。光致抗蚀剂回流的一个目标是蚀刻后减少此LWR至小于约3. Onm。 前段工艺应用的另一个问题是，下伏层往往有不足的抗蚀刻性/选择性。不足的抗蚀刻性 是由在使用EUV光致抗蚀剂的情况下，光致抗蚀剂的厚度比使用193nm的光致抗蚀剂的厚 度小约50-70%的事实加剧的。换句话说，因为有较少的光致抗蚀剂可用于保护下伏层，所 以下伏层的耐蚀刻性很差。
[0134] BE0L应用，除了具有小的特征尺寸，可能需要凹/凸图案的同时转移。像上面的 FE0L应用，蚀刻之后线/间隔的LWR减少到约3. 0纳米或更小是合乎期望的。此外，经常 期望在晶片上的所有图案收缩约10-30%，并且重要的是，对所有的图案这样的收缩均匀地 发生。线/凸/凹图案不均匀的收缩被称为X-加载。当用常规的等离子处理时，有在改善 LWR和改善X-加载之间有显著的折衷。
[0135] 图13示出了半导体装置的在经受光致抗蚀剂回流工艺时的一部分。光致抗蚀剂 1302被定位在下伏材料1301上。等离子体光致抗蚀剂回流工艺通常涉及两个步骤的等离 子体预处理工艺，如该图所示。在该工艺开始时，光致抗蚀剂是较粗糙的。为了平滑光致 抗蚀剂，回流工艺的第一步骤涉及(例如，从H 2)产生等离子体以使光致抗蚀剂回流。在光 致抗蚀剂回流工艺中的下一步骤涉及(例如，从Ar)产生等离子体以去除向下流动到压脚 (foot)区域中的任何额外的光致抗蚀剂。其结果是相对平滑的光致抗蚀剂，具有很少或没 有光致抗蚀剂压脚剩余。
[0136] 由于第一等离子体处理中光致抗蚀剂变得较平滑，其还开始向下流动/流淌，就 好像它是慢慢地融化。尽管这有利于平滑光致抗蚀剂的任何粗糙度，从而改善LWR，但这种 流动/流淌还会导致光致抗蚀剂变得较短/较薄，并且在抗蚀剂的压脚处流出，如图13所 示。用常规的等离子体实现的光致抗蚀剂回流的较高速率导致掩膜高度显著降低，这导致 对下伏层差的蚀刻选择性，改善的LWR至下伏层的差的转移，以及凹/凸特征的差的图案转 移。这些因素都促进高的X-加载，这是不希望的。
[0137] 通过代替在离子-离子等离子体状态中进行处理，可以减慢光致抗蚀剂回流的速 率，以及可以最小化LWR和X-加载之间的折衷。离子-离子等离子体处理实现了相当的如 用常规的等离子体所观察到的LWR改善，但涉及较慢的回流速率，光致蚀刻剂的高度的较 少消耗(即少下垂)，以及不同的图案形状的较少CD偏置加载。因为用离子-离子等离子体 较少消耗光致抗蚀剂的高度，所以当有更多剩余的光致抗蚀剂以有助于保护下伏层时，光 致蚀刻剂预算（budget)保持持久并且下伏层的选择性得到提高。离子-离子等离子体可 以用于使EUV和193纳米的光致抗蚀剂两者回流，以及其他适当的类型的光致抗蚀剂。
[0138] 离子-离子等离子体的低电子密度可以帮助防止光致抗蚀剂材料的局部化加热。 这会降低光致抗蚀剂的回流率，并允许光致抗蚀剂压脚可以相对温和地去除，减少了光致 抗蚀剂损失的量。另外，该离子-离子等离子体的低电子密度允许低的总离子密度，这与到 表面的低离子通量关联。这有助于减少由离子轰击产生的光致抗蚀剂损失的量。偏置脉冲 可用于提供离子通量的额外控制。
[0139] 当使用离子-离子等离子体时，可以增大施加到衬底的总的偏置电压的范围(通 过下部电极)。低离子通量降低到衬底表面的总能量通量。因此，以前受限于〈30V的偏置电 压(与总能量通量)。注意，偏置电压也依赖于离子的大小。该离子越大，可以施加越小的偏 置。偏置电压负责截去光致抗蚀剂的压脚。然而，如果偏置过大，则会引起光致抗蚀剂的交 联。交联导致光致抗蚀剂硬化，并由于总能量通量的增加，随时间的推移而弯曲（buckle)。 因此，在高离子能量通量系统中，偏置电压必须保持在较低水平。但是，在离子-离子等离 子体系统中，总的离子通量低，所以可以增加施加的总的偏置电压。较高的偏置电压（Vb)在 截去光致抗蚀剂的压脚是更有效的，而不会引起光致抗蚀剂的交联效应。当使用离子-离 子等尚子体时偏置电压可商达200Vb。
[0140] 如所提到的，光致抗蚀剂回流工艺可涉及两个主要操作。第一操作是回流步骤，第 二操作是压脚截断步骤。为了执行离子-离子等离子体状态中的第一个步骤，等离子体在 上部子室中由含有例如H 2之类的等离子体产生气体产生。在某些其他情况下，等离子体产 生气体可以是Ar、H2/HBr、Ar/HBr、或HBr。另外，等离子体产生气体可包括惰性气体，如N 2 和/或HeSTG。H2的流率可以是介于约100-500sccm之间，例如，介于约100-300sccm之间。 N2的流率可为介于约0-300sccm之间，HeSTG的流率可为介于约0-100sccm的之间。在格 栅下面，离子-离子等离子体形成并与衬底相互作用以使光致抗蚀剂回流。等离子体产生 气体的总流率可为介于约100-500s CCm之间。室压强可为介于约5-20毫乇之间。衬底温 度可为介于约20-60°C之间。用于产生等离子体的功率可以为每站介于约300-1000瓦之 间。衬底偏置可以介于约0-200V之间，例如，介于约50-200V之间。单个光致抗蚀剂回流 操作可以具有介于约5-45秒之间的持续时间，例如，介于约5-30秒之间的持续时间。TCCT 可以介于约〇. 5-1. 5之间，例如介于约1-1. 5之间。
[0141] 可以调节以下参数以进一步改善蚀刻性能：压强（5-20mT)、总流量 (100-500sccm)、H 2 流率（0-300sccm)、静电卡盘的温度（20-60°C)、TCP 功率（300-1000W)、 衬底的偏置电压（0-200V)、偏置电压脉冲占空比（100-200Hz，250=-50 % )、处理时间 (5-30s)。
[0142] 替代的方法利用单个的步骤H2条件来处理光刻胶回流和压脚截断两者。在这种 情况下，等离子体产生气体可以包括，例如，H 2, N2和HeSTG。
[0143] 返回到两步骤回流工艺的实施方式，光致抗蚀剂回流工艺的第二步骤可以在离 子-离子等离子体状态中进行。等离子体在上部子室由含有例如Ar(在一些情况下这一步 的等离子体产生气体包括HBr或HBr/Ar)之类等离子体产生气体产生。其它的工艺条件可 以与上面相对于所述第一光致抗蚀剂回流工艺所描述的工艺条件相同。
[0144] 在一个例子中，衬底从在其上的图案化EUV光致抗蚀剂开始。图案化的光致抗蚀 剂的LWR是约6纳米，光致抗蚀剂具有约60纳米的高度。在从氢气产生的离子-离子等离 子体中进行光致抗蚀剂的回流操作。在第二操作中，光致抗蚀剂压脚去除是在从Ar产生的 离子-离子等离子体中进行的。通过这两个等离子体处理，LWR减小到约3. 7纳米，光致抗 蚀剂的高度减小到约40纳米。 浅沟槽隔离蚀刻
[0145] 浅沟槽隔离（STI)可用于防止电流从相邻晶体管之间漏出。沟槽起作用以使晶体 管彼此隔离。形成STI结构的关键步骤包括蚀刻沟槽的图案到衬底(例如，硅)中，沉积介电 材料以填充所述沟槽，并使用诸如化学机械抛光（CMP)等工艺去除多余的电介质。在小的 特征尺寸处，STI蚀刻工艺显示深宽比相关的蚀刻深度和轮廓效果。换句话说，经常出现在 密集特征的区域的高的深宽比结构与经常出现在多个分离的区域中的低的深宽比结构相 比表现出不同的蚀刻效果。相信，由于两种类型的特征中的不同浓度的蚀刻剂和副产物导 致这种深宽比依赖关系的结果。
[0146] 图14说明了轮廓加载问题。图14的左图示出衬底1401所希望的蚀刻轮廓。衬 底1401有用于限定对沟槽进行蚀刻的位置的掩膜层1403。高深宽比的特征1405和低深宽 比的特征1407都应该有垂直蚀刻轮廓。图14的右侧面板示出用常规的等离子蚀刻实现的 典型的蚀刻轮廓。高深宽比的特征1405显示垂直蚀刻的轮廓，而低深宽比的特征1407显 示更加倾斜的（tapered)轮廓。这些差异被称为轮廓加载。另外，低深宽比的特征1407在 更大程度上蚀刻，导致了分离的特征1407的较低的蚀刻深度。此蚀刻深度差异被称为蚀刻 深度加载或深度加载。应尽量减少轮廓加载和蚀刻深度加载两者。
[0147] 一种用于最小化在高深宽比密集特征和低深宽比分离的特征之间的蚀刻结果的 非均匀性的技术是使用偏置脉冲。通过对施加到衬底的偏置施以脉冲，扩散到特征中的 蚀刻剂在两种类型的特征之间变得更均匀，从而导致到两种类型的特征的更加相当的自由 基：离子通量。偏置脉冲也可减少从晶片到大部分等离子体的副产物的总通量，从而减少在 室中副产物的总量。因为在室中副产物的存在是有助于高深宽比密集特征和低深宽比分离 的特征之间的蚀刻轮廓的差异（即，轮廓加载）形成的一个因素，所以在室中副产物的量的 减少有利地最小化轮廓加载的量。
[0148] 优越的STI蚀刻的结果可以通过在离子-离子等离子体状态下执行蚀刻工艺来实 现。由于一些原因，离子-离子等离子体是有利的。第一，离子-离子等离子体比常规的等 离子体具有较低的总离子密度。低的离子密度通过实现到达衬底表面较高的自由基：离子 通量比来至少部分减少蚀刻深度的深宽比依赖性。在离子-离子等离子体背景下可使用偏 置脉冲以在高深宽比密集结构和低深宽比分离结构之间实现更均匀的自由基：离子的通量 t匕。相比于常规的等离子体结构，在使用离子-离子等离子体的情况下，在这两种类型之间 的自由基：离子通量更均匀。
[0149] 另外，离子-离子等离子体是有利的，因为离子-离子等离子体的低离子通量使副 产物形成的速率最小化。在形成副产物速率较慢的情况下，在它们离解成非挥发性副产物 之前，它们可以更彻底地从反应室中去除。这些非挥发性副产物促成在两种类型的特征之 间观察到的蚀刻轮廓的差异。因此，较慢的副产物形成导致更有效地去除副产物，进而导致 高的深宽比和低深宽比的特征之间的更均匀的蚀刻轮廓。
[0150] 离子-离子等离子体的另一个好处在于，当在蚀刻过程中形成挥发性副产物时， 由于离子-离子等离子体的低电子密度和低电子温度，这些挥发性副产物不太可能离解成 造成问题的非挥发性副产物。这使得挥发性副产物在它们分解成非挥发性("粘性")副产物 之前可以更有效地去除。由于副产物可以更好地从室中去除，因此在高深宽比密集特征和 低深宽比分离的特征之间有明显较少的轮廓加载，并且该蚀刻的结果是更均匀的。
[0151] 图15示出了在常规的等离子体下(左图）和在离子-离子等离子体下(右图）的 STI蚀刻工艺。例如，在使用常规的等离子体的情况下，相对高的电子密度和相对高的电子 温度导致挥发性SiBr4解离成非挥发性SiBr 3。非挥发性SiBr3然后附着到衬底1501上，经 常在低深宽比的特性1507中。相反，在使用离子-离子等离子体的情况下，电子温度和密 度足够低，使得SiBr 4基本上不会离解成非挥发性的副产物，而是可以以挥发性的形式从室 有效地去除。因此，非挥发性副产物少有问题，对于高深宽比的特征1505和低深宽比的特 征1507两者，侧壁钝化少和并且蚀刻轮廓是垂直的。
[0152] 在一些实施方式中，STI蚀刻工艺可以同时涉及蚀刻至少两种不同类型的特征，高 深宽比的特征和低深宽比的特征。高深宽比的特征可以具有约10或更高的深宽比，而低 纵横比的特征可具有约1或更低的深宽比。等离子体产生气体可包括HBr和Cl 2。于在离 子-离子等离子体中蚀刻之后，高深宽比的特征的蚀刻深度可为约150纳米，而低深宽比的 特征的蚀刻深度可以是约155纳米。高深宽比的特征的蚀刻深度可以是低深宽比的特征的 蚀刻深度的至少约95%。换句话说，这两种蚀刻深度可以是非常相似的。在某些情况下，在 高和低的深宽比特征的蚀刻深度之间的差异是约5纳米或更小。另外，高深宽比的特征的 蚀刻轮廓可以是至少约88° (90°即完全垂直)，而低深宽比的特征的蚀刻轮廓可为至少约 85。。
[0153] 为了在离子-离子等离子体状态进行浅沟槽隔离蚀刻工艺，等离子体在上部子室 由含有例如溴化氢之类等离子体产生气体产生。在格栅下，离子-离子等离子体形成并与 衬底相互作用来蚀刻衬底材料。等离子体产生气体的流率可为介于约50-500sccm之间。 室压强可为介于约2-100mT之间，例如，介于约5-90mT之间。该室的温度可以为介于约 50-130°C之间。衬底温度可为介于约20-KKTC之间。用于产生等离子体的功率可以为每站 介于约300-1500W之间。用于产生等离子体的RF频率可以是约13MHz。衬底偏置可以介于 约300-1200V之间。单个的STI蚀刻操作可具有介于30-100秒之间的持续时间。 装置
[0154] 本文描述的方法可以通过任何合适的装置来执行。一种合适的装置包括室和用于 提供和维持如本文所述的蚀刻条件的电子硬件。合适的装置还包括具有指令的系统控制 器，这些指令用于控制硬件来实现这些条件并用于执行适于应用（如蚀刻FET的栅电极）的 工艺操作的序列。在一些实施方式中，硬件可以包括包含在处理工具中的一个或多个处理 站。
[0155] 返回到图1，示出了根据某些实施方式的感应耦合等离子体蚀刻装置100的横截 面图。如上所述，本文的实施方式也可以用非电感耦合等离子体实施。电感耦合等离子体 蚀刻装置100包括由室壁101和窗111结构上定义的总体蚀刻室。室壁101通常由不锈钢 或铝制成。窗111通常由石英或其他介电材料制成。内部等离子体格栅150将总体蚀刻室 分成上部子室102和下部子室103。在某些其它实施方案中，使用更复杂的等离子体格栅组 件。例如，如图4和5中所示，等离子体格栅组件可以包括多个格栅、以及支撑结构和运动 发生元件。返回到图1的实施方式，卡盘117被定位在下部子室103内在底部内表面附近。 该卡盘117被配置为接收并保持在其上执行蚀刻工艺的半导体晶片（S卩，"晶片")119。该卡 盘117可以是用于当晶片时存在支撑该晶片的静电卡盘。在一些实施方式中，边缘环(未示 出）围绕卡盘117,当在卡盘117上存在晶片时，边缘环具有与晶片的上表面基本上共面的 上表面。该卡盘117还包括静电电极，以使所述晶片能够卡紧和释放。可提供滤波器和DC 钳位功率源用于此目的。也可以提供其它的控制系统，用于抬高晶片使其离开卡盘117。该 卡盘117可以利用RF功率源123充电。该RF功率源123通过连接件127连接到匹配电路 121。该匹配电路121通过连接件125连接到卡盘117。在这种方式下，RF功率源123连接 到卡盘117。
[0156] 线圈133位于窗111上方。线圈133是由导电材料制成的，并且包括至少一整匝。 在图1中所示的示例性线圈133包括三匝。具有"X"符号的线圈133的横截面表明线圈 133旋转地延伸进入页面。相反，具有符号" ?"的线圈133表示线圈133旋转地延伸出页 面。RF功率源141被配置为提供RF功率至线圈133。在一般情况下，RF功率源141通过 连接件145连接到匹配电路139。该匹配电路139通过连接件143连接到线圈133。在这 种方式下，RF功率源141被连接到线圈133。可选的法拉第屏蔽149被定位在线圈133和 窗111之间。以与线圈133隔开的关系保持法拉第屏蔽149。法拉第屏蔽149被布置在紧 邻窗111的上方。线圈133、法拉第屏蔽149和窗111各自配置为相互大致平行。法拉第屏 蔽可以防止金属或其他物质沉积在等离子体室的介电窗上。
[0157] 处理气体可以通过位于上部室中的主喷射口 160和/或通过侧喷射口（有时也被 称为STG)170提供。未示出气体排放口。也未示出连接到室101以使在操作等离子体处理 过程中能够进行真空度控制和从室去除气态的副产物的泵。
[0158] 在装置的操作中，一种或多种反应物气体可通过喷射口 160和/或170来提供。在 某些实施方式中，气体可以仅通过主喷射口，或仅通过侧喷射被提供。在一些情况下，喷射 口可以由喷头取代。法拉第屏蔽149和/或格栅150可以包括允许输送处理气体至该室的 内部通道和孔。换句话说，法拉第屏蔽149和格栅150中的一者或两者可以作为用于输送 处理气体的喷头。
[0159] 射频功率从RF功率源141施加到线圈133,以使RF电流流过线圈133。流过线圈 133的RF电流产生围绕线圈133的电磁场。电磁场在上部子室102内产生感应电流。感应 电流作用于存在于上部子室102中的气体，以在上部子室102中产生电子-离子等离子体。 内部等离子格栅150限制在下部子室103中的热电子的量。在各种实施方式中，该装置被 设计和操作使得存在于所述下部子室中的等离子体是离子-离子等离子体。
[0160] 上部电子-离子等离子体和下部离子-离子等离子体两者都含有正离子和负离 子，但离子-离子等离子体会具有较大比率的负离子：正离子。各种离子和自由基与晶片 119的物理和化学相互作用选择性地蚀刻所述晶片的特征。通过排放口（未示出）从下部子 室去除挥发性蚀刻副产物。重要的是，这些挥发性副产物基本上不暴露于热电子，因而它们 不容易被离解成非挥发性的"粘性"离解产物。
[0161] 通常情况下，本文所公开的卡盘在介于约30°C至约250°C之间的范围内的升高的 温度下操作，优选在约30-150°C之间的温度下操作。该温度将取决于蚀刻工艺操作和特定 配方。室101也可在介于约1毫乇和约95毫乇之间，或介于约5-20毫乇之间的范围内的 压强下运行。
[0162] 虽然未示出，但室101通常连接到安装在超净间中的设备，或连接到制造设施。设 施包括提供处理气体、真空度、温度控制和环境颗粒控制的管道。当安装在目标制造设施中 时，这些设施被连接到室101。此外，室101可被耦合到传送室，从而会使智能机械能够采用 典型的自动化将半导体晶片传送进出室101。
[0163] 图2A-2B和3A-3D示出了根据本发明的实施方式的内部等离子体格栅的例子。在 某些情况下，每个格栅可以具有径向向外延伸或基本径向向外延伸的槽。如图3C-3D所示， 在这些或其它情况下，槽可以具有更不寻常的非线性形状。在图2B的实施方式中，有三种 类型的槽。三种槽的类型中的每种都有不同的槽长度。如上所述，在图2B中所示的槽具有 适合于在下部子室中产生离子-离子等离子体的深宽比。在图2A和图3A-3D中所示的槽 可以不是按比例绘制的。 系统控制器
[0164] 在一些实施方式中，系统控制器(其可以包括一个或多个物理或逻辑控制器）控制 蚀刻室的操作的部分或全部。系统控制器可以包括一个或多个存储器器件和一个或多个处 理器。该处理器可以包括中央处理单元（CPU)或计算机、模拟和/或数字输入/输出接头、 步进电机控制器板，以及其他类似部件。在处理器上执行用于实现合适的控制操作的指令。 这些指令可以被存储在与控制器相关联的存储器器件，或者它们可以在网络上提供。在某 些实施方式中，系统控制器执行系统控制软件。
[0165] 系统控制软件可包括用于控制应用的计时和/或以下室操作条件中的任何一个 或多个的量级：气体的混合物和/或组合物、室压强、室温度、晶片温度、施加到晶片上的偏 置、施加到线圈或其它等离子体产生部件的频率和功率、晶片位置、晶片的移动速度、格栅 位置、格栅的移动速度、和由工具执行的特定工艺的其它参数。系统控制软件可以以任何合 适的方式配置。例如，可以编写各种处理工具组件的子程序或控制对象以用于控制处理工 具组件执行各种处理工具处理所必须的操作。可以以任何合适的计算机可读的编程语言编 码系统控制软件。
[0166] 在一些实施方式中，系统控制软件包括输入/输出控制（I0C)排序指令，该排序指 令用于控制上面描述的各种参数。例如，半导体制造工艺的各阶段可以包括用于由系统控 制器执行的一个或多个指令。例如，相应的蚀刻配方阶段可以包括用于设定蚀刻阶段的处 理条件的指令。在一些实施方式中，配方阶段可以依次排列，从而使得用于处理阶段的所有 指令与该处理阶段同步执行。
[0167] 在一些实施方式中可以使用其它计算机软件和/或程序。用于此目的程序或部分 程序的例子包括：衬底定位程序、格栅组件定位程序、处理气体组合物的控制程序、压强控 制程序、加热器控制程序、以及RF功率源控制程序。
[0168] 在一些情况下，控制器可控制气体的浓度、晶片运动、格栅运动、和/或供应到线 圈和/或静电卡盘的功率。该控制器可通过例如打开和关闭相应的阀以产生提供所需的适 当浓度的反应物的一个或多个入口气体流来控制气体浓度。晶片移动可以通过例如引导晶 片定位系统如所需地移动来控制。格栅移动可以通过引导运动产生元件(例如，旋转致动 器、升降器和/或其它运动产生部件）以如所需地定位格栅组件来进行控制。在一个示例 中，控制器引导旋转致动器旋转一个或多个等离子体格栅来实现在下部等离子体中的某些 等离子体条件(包括但不限于电子温度、电子密度、离子密度、正离子与电子的比率等)。在 一些实施方式中，所述控制器被配置在晶片的不同部分来实现不同的等离子体条件(例如， 等离子体条件可径向调节)。可以控制提供到线圈和/或卡盘的功率，以提供特定的RF功 率水平，以在上部子室产生所需的电子-离子等离子体。此外，控制器可被配置成在使得在 下部子室不会形成电子-离子等离子体的条件下提供功率到静电卡盘。换句话说，所述控 制器被配置为在下部子室维持离子-离子等离子体(或具有适当低的有效电子温度和电子 密度的至少一种等离子体)。这些控制器基于传感器输出（例如，当功率、电势、压强等达到 一定的阈值时)，操作的定时(例如，在工艺中在特定的时间打开阀）或基于从用户接收的指 令可以控制这些或其他方面。
[0169] 本文在上面所描述的各种硬件和方法可以与光刻图案化工具或方法结合，例如， 用于半导体设备、显示器、LED、光伏板等等的制造和生产。通常，但不是必定，这样的工具/ 方法将在普通的制造设施中一起使用或操作。
[0170] 膜的光刻图案化通常包括部分或所有的以下操作步骤，每一步骤用一些可行的工 具实施：（1)使用旋涂或喷涂工具在工件(例如上面形成有氮化硅膜的衬底）上施用光致抗 蚀剂；（2)使用热板或炉或其他合适的固化工具固化光致抗蚀剂；（3)使用诸如晶片步进式 曝光机（wafer stepper)等工具将光致抗蚀剂在可见光或紫外线或X-射线下暴露；（4)使 用诸如湿法工作台（wet bench)或喷涂显影机等工具，对光致抗蚀剂进行显影，以便选择性 地去除抗蚀剂，从而使其图案化；（5)通过使用干法或等离子体辅助蚀刻工具，将抗蚀剂图 案（resist pattern)转移到下伏膜或工件上；和（6)使用诸如RF或微波等离子体抗蚀剂剥 离机（microwave plasma resist stripper)等工具，去除抗蚀剂。在一些实施方式中，可灰 化的硬掩模层(例如无定形碳层）和另一种合适的硬掩模(例如抗反射层）可在被施加光致 抗蚀剂之前沉积。
[0171] 应该理解的是，本文所描述的配置和/或方法在本质上是示例性的，并且这些特 定的实施方式或实施例不应被认为具有限制意义，因为许多的变化是可能的。本文描述的 特定的例程或方法可表示任何数量的处理策略中的一个或多个。因此，所说明的各种操作 可以以所示的序列、以其它的序列，并行地或在某些情况下删减来执行。同样，可以改变上 述的处理的顺序。
[0172] 本公开的主题包括本文所公开的各种处理、系统和装置、以及其它特征、功能、操 作、和/或特性的所有新颖和非显而易见的组合和子组合，以及任何所有等同方案。 实验
[0173] 实验已证实，目前公开的方法和装置提供了对半导体衬底上部分制造器件的改进 的蚀刻。当使用等离子体格栅时，被蚀刻的产物表现出良好的选择性、轮廓角、i so/密加载， 以及整体的蚀刻均匀性。
[0174] 图16A-16B示出了根据高压常规技术（16A)和根据本实施方式的使用等离子体格 栅（16B)的已被蚀刻的FinFET结构的扫描电子显微镜（SEM)图像。如图16A所示，常规技 术导致在晶片的中心和边缘之间的显著非均匀性。该Ι/D加载量是大的，并且材料之间的 选择性很差。相反，如图16B所示，利用等离子体格栅显著增加了中心到边缘的均匀性。此 夕卜，Ι/D加载量低得多，且选择性得到改善。这个实验是在硅载体晶片上进行的，该硅载体 晶片减薄到代表FinFET高度的厚度，并覆盖有50 %的SiN取样以模拟全部图案化的晶片的 蚀刻。该FinFET结构被过度蚀刻了 65%，以尽量减少在轮廓中的锥度。
[0175] 图17A-17B示出了根据低压常规技术（17A)和根据本实施方式的使用等离子格栅 (17B)蚀刻的特征的SEM图像。常规技术表现出硅和氧化物之间的选择性相对较差，蚀刻 的特征具有锥形轮廓，并且Ι/D加载性差。但是，如图17B所示，源格栅提供改进的选择性 (无限的选择性)，更垂直的轮廓角，而且几乎没有Ι/D加载。这个实验是在从图案化的晶片 上切下并放置在载体晶片的中心的芯片上执行的。这个实验是硅载体晶片上进行的，该硅 载体晶片减薄到代表FinFET高度的厚度，并覆盖有50%的SiN取样以模拟全部图案化的晶 片的蚀刻。
[0176] 图18示出了不使用等离子体格栅的情况下根据各种方案的已被蚀刻的特征的各 种SEM图像。使用两种不同的压强，以及四种不同的总流率。有效电子温度（Te)随压强增 大而减小。停留时间随着总流率的增加而减少。对于每个压强，增加总流率改善了蚀刻结 果。特别地，高流率的情况表现出更好的(更垂直）轮廓角和改进的选择性(更多的掩模剩 余)。然而，这些改进由较差的Ι/D加载和较差的中心到边缘的均匀性减弱。高流率的结果 支持这种看法：即某些副产物和/或离解的产物当不以气态形式清扫出时，会附着到特征 侧壁和/或底部以产生差的蚀刻结果，如图6A-6C中所示。当总流率较高时，这些副产物更 有效地从反应室清扫出，并且不太可能造成蚀刻缺陷。
[0177] 图19显示了通过源-漏极凹部蚀刻工艺蚀刻的特征的SEM。如关于实施例1所 述，源-漏极凹部蚀刻是多步骤工艺，其涉及（1)纵向蚀刻，（2)横向蚀刻，和（3)氧化步骤。 其中的上图显示了使用常规的等离子体处理的衬底。在这种情况下，蚀刻的形状显示不同 的凹坑状边缘。由于防止进一步横向蚀刻的厚的氧化层出现这些凹坑状边缘。与此相反， 其中的下图显示了使用离子-离子等离子体处理的衬底。在这里，蚀刻区域平滑得多，明显 的凹坑状显著减少以及更加圆润/光滑的边缘。离子-离子等离子体产生更可加工的氧化 层，该氧化层在仍然保护侧壁免受过度蚀刻的同时，允许一些量的蚀刻以使侧壁平滑并产 生所需的形状。离子-离子等离子体中的低电子密度允许硅材料的相对温和的氧化。这导 致凹坑最小化以及增强的轮廓控制。
[0178] 图20示出通过源-漏极凹部蚀刻工艺在离子-离子等离子体中蚀刻的特征的各 种SEM。如图所示，在使用离子-离子等离子体的情况下，可以实现许多不同的特征的形状。 这为许多新的和不同的源漏极凹部形状创造了可能性。
[0179] 图21展现了根据使用不同的等离子体状态的浅沟槽隔离蚀刻工艺形成的特征的 SEM。该图的上部和中部涉及根据常规的等离子体处理的衬底。上部衬底具有约75%的直流 衬底偏置脉冲，而中部衬底具有约25%的直流衬底偏置脉冲。该图的下部涉及离子-离子 等离子体状态下处理的衬底，其具有约60%的直流衬底偏置脉冲。所有衬底表现出了对于 高深宽比的特征的良好的垂直轮廓。在离子-离子等离子体中处理的衬底表现出在低深宽 比特征中改善的蚀刻轮廓（85°与常规的等离子体观察到的84°相比)。另外，在离子-离 子等离子体状态下处理的衬底显示出较好的蚀刻深度加载。而常规的等离子体产生约25 纳米和16纳米的蚀刻深度加载，离子-离子等离子体产生仅约5纳米的蚀刻深度加载。总 的蚀刻深度为约230纳米。
[0180] 各种实验表明，使用等离子体格栅导致在蚀刻工艺中具有很好的选择性、轮廓角、 Ι/D加载、以及中心到边缘的均匀性。在某些情况下，选择性（即Si的蚀刻速率：氧化物的 蚀刻速率）大于约10,或大于约100。事实上，在某些情况下通过使用等离子体格栅可以实 现无限的选择性。在这些情况下，氧化物材料几乎没有蚀刻，并且在氧化物表面上甚至有可 能有少量的沉积物。在许多情况下所获得的轮廓角基本上是垂直的(例如，在约89° )。在 某些实施方案中，Ι/D加载显示为低于约2°。进一步地，在各个实施方式中，该中心到边缘 的均匀性小于约2nm。
【权利要求】
1. 一种用于等离子体处理的方法，其包括： 接收衬底在反应室中，其中所述反应室包括格栅结构，该格栅结构将所述反应室的内 部分成靠近等离子体发生器的上部子室和靠近衬底支架的下部子室； 使等离子体产生气体流入所述上部子室； 由所述等离子体产生气体在所述上部子室中产生第一等离子体，所述第一等离子体 具有第一电子密度，以及在所述下部子室中产生第二等离子体，其中，所述第二等离子体是 具有第二电子密度的离子-离子等离子体，所述第二电子密度至多为所述第一电子密度的 1/11 ;以及 用所述第二等离子体处理所述衬底以执行在源漏极凹部蚀刻、FinFET栅极蚀刻、虚设 多晶硅去除、浅沟槽隔离蚀刻或光致抗蚀剂的回流中的步骤。
2. 根据权利要求1所述的方法，其中所述第一等离子体具有约2eV或更高的第一电子 温度，以及其中所述第二等离子体具有约leV或更低的第二有效电子温度。
3. 根据权利要求1所述的方法，其中，所述第二电子密度为约5X 109cnT3或更低。
4. 根据权利要求1所述的方法，其中，在所述第二等离子体中负离子：正离子的比率为 介于约0. 5-1之间。
5. 根据权利要求1所述的方法，其中，进行所述方法以执行源漏极凹部蚀刻包括： 执行第一蚀刻工艺以在纵向上蚀刻所述衬底以形成垂直蚀刻的特征； 执行第二蚀刻工艺以在所述垂直蚀刻的特征内在水平方向上蚀刻所述衬底； 执行氧化工艺以在所述垂直蚀刻的特征内形成氧化层；以及 重复所述方法以在所述垂直蚀刻的特征中形成源漏极凹部， 其中，所述第一蚀刻工艺、第二蚀刻工艺和氧化工艺都在具有所述栅格结构的所述反 应室中进行，使得在每个工艺中的所述第二等离子体是离子-离子等离子体。
6. 根据权利要求5所述的方法，其中，所述第一蚀刻工艺用包括Cl2的第一等离子体产 生气体来执行，所述第二蚀刻工艺用包括NF 3和Cl2的第二等离子体产生气体来执行，以及 所述氧化工艺用包括氧气的第三等离子体产生气体来执行。
7. 根据权利要求5所述的方法，其中，所述方法重复进行以形成具有重入形状的垂直 蚀刻特征。
8. 根据权利要求1所述的方法，其中，进行所述方法以执行浅沟槽隔离蚀刻， 其中，所述等离子体产生气体包括HBr，以及 其中，在所述蚀刻过程中所述衬底被偏置在介于约300-1200V之间。
9. 根据权利要求8所述的方法，其中，所述等离子体产生气体以介于约50-500sccm之 间的速率流动并且进一步包括Cl2。
10. 根据权利要求8所述的方法，其中，所述蚀刻工艺涉及同时蚀刻至少第一特征的形 状和第二特征的形状，所述第一特征的形状具有为约10或更高的深宽比，以及所述第二特 征的形状具有约1或更低的深宽比， 其中，蚀刻后，所述第一特征的蚀刻深度是所述第二特征的蚀刻深度的至少约95%。
11. 根据权利要求10所述的方法，其中，蚀刻后，所述第一特征具有至少约88°的蚀刻 轮廓，并且所述第二特征具有至少约85°的蚀刻轮廓。
12. 根据权利要求1所述的方法，其中，进行所述方法以执行光致抗蚀剂回流工艺， 其中，接收在所述反应室中的所述衬底在其上具有图案化的光致抗蚀剂， 所述光致抗蚀剂回流工艺包括： 执行第一等离子体工艺以使在所述衬底上的所述图案化的光致抗蚀剂回流；以及 执行第二等离子体工艺以去除在所述衬底上的压脚区域中光致抗蚀剂的一部分， 其中，所述第一等离子体工艺和第二等离子体工艺两者都在具有所述格栅的所述反应 室中执彳丁，以及 其中，在所述第一等离子体工艺和第二等离子体工艺的过程中所述第二等离子体是离 子-离子等离子体。
13. 根据权利要求12所述的方法，其中，在所述第一等离子体工艺的过程中所述等离 子体产生气体包括H2，并且其中，在所述第二等离子体工艺的过程中所述等离子体产生气 体包括惰性气体。
14. 根据权利要求13所述的方法，其中，在所述第一和第二等离子体工艺之后所述图 案化的光致抗蚀剂的最终高度是在所述第一和第二等离子体工艺之前的所述图案化的光 致抗蚀剂的初始高度的至少约50%，以及其中，在所述第一和第二等离子体工艺之后的最 终线宽粗糙度为在所述第一和第二等离子体工艺之前的初始线宽粗糙度的约75%或更少。
15. -种蚀刻在部分制造的集成电路上的多晶硅以限定FinFET栅极区域的方法，该方 法包括： 接收其上具有多晶硅层的衬底在反应室中，其中所述反应室包括格栅结构，该栅格 结构将所述反应室的内部分成靠近等离子体发生器的上部子室和靠近衬底支架的下部子 室； 使等离子体产生气体流入所述上部子室； 由所述等离子体产生气体在所述上部子室中产生第一等离子体，以及在所述下部子室 产生第二等离子体，其中，所述第二等离子体是离子-离子等离子体；以及 蚀刻设置在所述衬底上的所述多晶硅层从而限定FinFET栅极区域。
16. 根据权利要求15所述的方法，其中，蚀刻所述多晶硅层从而限定FinFET栅极区域 包括蚀刻所述多晶硅以形成位于在完成的集成电路中接近FinFET栅极的位置的腔。
17. 根据权利要求16所述的方法，其中，在所述蚀刻过程中位于所述多晶硅层的上面 的掩模层的厚度降低不到约10%。
18. 根据权利要求16所述的方法，其中，在所述蚀刻过程中所述反应室中的压强为介 于约5-20毫乇之间。
19. 根据权利要求16所述的方法，其中，在鳍区域和鳍外区域之间基本上没有蚀刻轮 廓加载。
20. 根据权利要求19所述的方法，其中，在蚀刻过程中所述蚀刻区域的侧壁没有成为 凹的。
21. 根据权利要求15所述的方法，其中，蚀刻所述多晶硅层从而限定FinFET栅极区域 包括蚀刻所述多晶硅以形成位于在完成的集成电路中FinFET栅极所处的位置的腔。
22. 根据权利要求21所述的方法，其中，用包括HBr的第一等离子体产生气体进行第一 次重复和用包括Cl2的第二等离子体产生气体进行第二次重复，并且其中所述第一和第二 等离子体产生气体基本上不含含氧反应物。
23. 根据权利要求22所述的方法，其中，在所述第一次重复期间所述反应室中的压强 为介于约20-80毫乇之间，并且在所述第二次重复期间所述反应室中的压强为介于约4-80 毫乇之间。
24. 根据权利要求21所述的方法，其中，以不同的特征密度定位的蚀刻特征之间基本 上没有蚀刻轮廓加载。
25. 根据权利要求15所述的方法，其中，所述第二等离子体中的有效电子温度为约leV 或更低，并且低于所述第一等离子体中的有效电子温度。
26. 根据权利要求25所述的方法，其中，所述第二等离子体中的电子密度为约5X109 厘米_3或更低，并且低于所述第一等离子体中的电子密度。
27. 根据权利要求15所述的方法，其中，所述格栅结构包括两个或更多个格栅，其中至 少一个格栅相对于其他的格栅是能移动的。
【文档编号】H01L21/3065GK104103510SQ201410138060
【公开日】2014年10月15日 申请日期:2014年4月8日 优先权日:2013年4月5日
【发明者】亚历克斯·帕特森, 金都永, 高里·卡马尔斯, 埃莱娜·德尔普波, 尤仁刊, 莫妮卡·泰特斯, 拉迪卡·马尼, 诺埃尔·尤伊·苏恩, 尼古拉斯·加尼, 木村吉江, 钟廷英 申请人:朗姆研究公司