Cmos工艺、cmos晶体管和amoled的制作方法
【专利摘要】本发明的一种CMOS工艺包括步骤：S1、形成缓冲层；S2、形成非晶硅层；S3、沟道参杂P型离子和N型离子；S4、结晶化及LTPS?patterning等步骤。一种CMOS?TFT，PMOS及NMOS?TFT沟道通过上述方法掺杂有P型离子和N型离子。本发明的AMOLED使用上述CMOS?TFT作为驱动单元元件。有益效果在于，在沟道中掺杂N型离子，使NMOS及PMOSTFT的阈值电压向负极性方向移动，由于阈值电压差接近OV，导致NMOS及PMOS?TFT的阈值电压间隔增加。因此，本发明的TFT及其制备方法应用于AMOLED器件可通过减少开电流，来减少消耗电流。
【专利说明】CMOS工艺、CMOS晶体管和AMOLED
【技术领域】
[0001]本发明涉及在不增加掩膜次数情况下的一种可增加NMOS及PMOS薄膜晶体管的阈值电压间隔(差值)的CMOS工艺，和利用它的CMOS晶体管(CMOS TFT)，和利用所述CMOS晶体管的AMOLED。
【背景技术】
[0002]AMOELD为实现有源驱动在其内部采用了 TFT。TFT为非晶硅利用低温多晶硅(以下用LTPS表示)薄膜。由于LTPS薄膜是通过各种结晶化方法使非晶硅薄膜结晶化形成的薄膜，因电子迁移率很快、可实现电路的高集成化，所以具有能够实现作为显示基板上内置驱动电路的优点。
[0003]利用LTPS的显示基板上内置的驱动电路包括PMOS TFT, NMOS TFT, PMOS及NMOSTFT并列接触形成的CMOS TFT。利用它，LTPS正在往提高电路工作速度和缩小TFT大小的方向发展。同时也在为提高TFT的特性而提高其结晶性。
[0004]但是，提高TFT的特性后，CMOS TFT的栅极电压(V Gate)与漏极电流(Id)的关系如图1所示，可以看出CMOS TFT中的PMOS TFT和NMOS TFT的阈值电压几乎重叠，所以此种CMOS TFT工作在阈值电压附近时因PMOS TFT和NMOS TFT会同时工作导致具有消耗电流增加的缺点。
[0005]图1为表示原有CMOS TFT的栅电压和漏电压的和对数函数值的关系图。
[0006]参照图1，NMOS TFT根据PMOS TFT的栅电压的开启，PMOS TFT根据NMOS TFT的栅电压，不能进行开启。但是，非晶硅结晶使TFT的特性提高以后，PMOS TFT的阈值电压向正极性方向移动，NMOS TFT的阈值电压则向负极性方向移动，NMOS TFT和PMOS TFT的阈值电压就会出现相互重叠的情况。如此PMOS及NMOS TFT的阈值电压重叠的话，由于开电流增加，会产生消耗电流增加的问题。
[0007]为解决这个问题提出的使用和硅晶片工艺相同的工艺，在NMOS及PMOS TFT的沟道中掺杂不同量杂质的方法。但是，掺杂不同NMOS和PMOS TFT的沟道掺杂量的方法中，因为就算少使用模板，也还是需要一个模板工序。增加模板工序数，就会出现制作费用增加的问题。
【发明内容】
[0008]本发明的目的是在不增加模板工序数的情况下，制备就能够增加NMOS TFT及PMOSTFT的阈值电压间隔的CMOS TFT及其制备方法，还有提供利用它的AMOLED平板显示装置。
[0009]本发明的技术方案是:
[0010]一种CMOS工艺，包括步骤:
[0011]S1、形成缓冲层；
[0012]S2、形成非晶硅层；
[0013]S3、沟道参杂P型离子和N型离子；
[0014]S4、结晶化及 LTPS patterning ；
[0015]S5、形成栅极绝缘层及栅极电极；
[0016]S6、掺杂LTPS源极区域及漏极区域；
[0017]S7、形成层间绝缘层及接触孔；
[0018]S8、形成源电极及漏电极。
[0019]执行步骤S3先过量掺杂P型离子至PMOS及NMOS TFT的阈值电压偏向正极性方向，然后掺杂N型离子至PMOS及NMOS TFT的阈值电压向负极性方向偏移到阈值电压差接近OV以得到CMOS特性为止。
[0020]优选的，P型离子为B。N型离子为P、As、Sb、Bi中一种或多种的组合。
[0021]上述步骤S3中进一步优选方案为，NMOS及PMOS TFT的阈值电压偏向正极性至2V，B的掺杂量不少于2.4E17/cm3。
[0022]一种CMOS晶体管，其特征在于，PMOS及NMOS TFT沟道通过上述方法掺杂有P型离子和N型离子。
[0023]进一步的，上述CMOS晶体管的P型离子掺杂量不少于2.4E17/cm3。
[0024]一种AM0LED，其特征在于，使用上述CMOS晶体管作为驱动单元元件。
[0025]本发明的有益效果:本发明中的CMOS晶体管及其制备的CMOS工艺是通过在LPTS沟道中掺杂P型离子所需量以上的量，使NMOS及PMOS TFT的阈值电压向正极性方向移动。然后，在沟道中掺杂N型离子，使NMOS及PMOS TFT的阈值电压向负极性方向移动，由于阈值电压差接近0V，导致NMOS及PMOS TFT的阈值电压间隔增加。因此，本发明的TFT及其制备方法应用于AMOLED器件可通过减少开电流，来减少消耗电流。
【专利附图】
【附图说明】
[0026]图1为表示原有CMOS薄膜晶体管的栅极电压(V Gate)和漏极电流(Id)的关系图；
[0027]图2为表示本发明的CMOS薄膜晶体管的沟道掺杂一定量P型离子后栅极电压(VGate)和漏极电流(Id)的关系图；
[0028]图3为表示本发明的CMOS薄膜晶体管的沟道掺杂一定量N型离子后栅极电压(VGate)和漏极电流(Id)的关系图；
[0029]图4为表示本发明的CMOS薄膜晶体管的P型及N型离子掺杂完成后栅极电压(VGate)和漏极电流(Id)的关系图；
[0030]图5表示本发明的CMOS薄膜晶体管(CMOS TFT)的结构示意图；
[0031]图6表示本发明的CMOS工艺流程图。
[0032]附图标记说明:绝缘基板1，缓冲层2，栅绝缘膜3，层间绝缘膜4，半导体层5，沟道区域5C，源极区域5S，漏极区域半导体层6，沟道区域6C，源极区域6S，漏极区域6D，栅电极7G，源电极7SM，漏电极7DM，栅电极8G，源电极8SM，漏电极8DM。
【具体实施方式】
[0033]下面结合附图和具体的实施例对本发明作进一步的阐述。
[0034]如图6所示，本实施例的CMOS工艺包括如下步骤:
[0035]S1、形成缓冲层；S2、形成非晶硅层；S3、沟道参杂P型离子和N型离子；S4、结晶化及LTPS patterning ;S5、形成栅极绝缘层及栅极电极；S6、掺杂LTPS源极区域及漏极区域；
S7、形成层间绝缘层及接触孔；S8、形成源电极及漏电极。
[0036]执行步骤S3先过量掺杂P型离子至PMOS及NMOS TFT的阈值电压偏向正极性方向，然后掺杂N型离子至PMOS及NMOS TFT的阈值电压向负极性方向偏移到阈值电压差接近OV以得到CMOS特性为止。所述的CMOS特性主要是指阈值电压在OV附近，也就是既不向正向偏移也不向负向偏移，或者偏移在允许的范围内。优选的，P型离子为B。N型离子为P、As、Sb、Bi中一种或多种的组合。
[0037]上述步骤S3中进一步优选方案为，NMOS及PMOS TFT的阈值电压偏向正极性至2V，B的掺杂量不少于2.4E17/cm3。
[0038]通过本实施例的CMOS工艺制备的CMOS晶体管如图5所示，包括绝缘基板I，缓冲层2，栅绝缘膜3，层间绝缘膜4，半导体层5，沟道区域5C，源极区域5S，漏极区域半导体层6，沟道区域6C，源极区域6S，漏极区域6D，栅电极7G，源电极7SM，漏电极7DM，栅电极8G，源电极8SM和漏电极8DM。其中PMOS及NMOS TFT沟道通过上述方法掺杂有P型离子和N型离子。掺杂离子优选方案为CMOS晶体管的P型离子掺杂量不少于2.4E17/cm3。
[0039]本实施例涉及的一种AM0LED,使用上述CMOS晶体管作为驱动单元元件。
[0040]为了更清楚得表述本发明的原理及方案，下面结合具体应用及原理对本实施例作详细描述。
[0041 ] 本实施例的CMOS晶体管为具备由低温多晶硅N型及P型TFT构成的CMOS薄膜晶体管。并且相对于现有工艺的CMOS晶体管，本实施例的CMOS晶体管低温多晶硅层的沟道区域中N型及P型TFT的阈值电压的差值为OV时，P型离子掺杂量更多。本实施例涉及关于调整阈值电压，且能够防止CMOS晶体管中PMOS及NMOS TFT阈值电压重叠的TFT及其制作方法，和关于利用它的AM0LED。
[0042]具体来讲，本实施例中的薄膜晶体管的制备方法主要是在形成上述低温多晶硅的阶段掺杂上述P型离子，基板上蒸度和结晶化非晶硅层阶段以上述阶段之前或之后进行。
[0043]本实施例的实现机制如下，CMOS晶体管在不增加模板工序数的情况下，为增加NMOS及PMOS TFT的阈值电压差，调整沟道掺杂量。具体的，本实施例中的CMOS晶体管的制备方法是掺杂P型离子所需量，NMOS及PMOS TFT的阈值电压向正极性方向移动。而在沟道中掺杂N型离子，NMOS及PMOS TFT的阈值电压则向负极性方向移动，因该阈值电压差接近0V，使NMOS及PMOS TFT的阈值电压间隔增大。
[0044]如图2所示，CMOS晶体管的沟道中不掺杂P型离子时，可以知道NMOS及PMOS TFT的阈值电压偏向负极性。如果掺杂沟道P型离子B，随着它的掺杂量的增加，NMOS及PMOSTFT的阈值电压会从负极性偏向正极性方向。此处，NMOS及PMOS TFT的阈值电压差接近OV的工艺条件下，一直使用的是掺杂B的方法。此情况下，NMOS及PMOS TFT的阈值电压间隔小，随着LTPS的结晶性提高及TFT的特性提高，NMOS及PMOS TFT的阈值电压相互重叠的可能性大。例如现有工艺条件下，PMOS TFT的阈值电压差向OV靠近的时候，B的掺杂量只要达到2E17/cm3就够了。图2，NM0S TFT的阈值电压比PMOS TFT的B掺杂量较敏感、较活跃。利用此特性，本实施例可充分掺杂B，使NMOS及PMOS TFT的阈值电压向正极性偏移，阈值电压的间隔增加。例如，NMOS及PMOS TFT的阈值电压差偏向正极性，移动到2V程度时，B的掺杂量达到2.4E17/cm3以上。但是此时，因为NMOS及PMOS TFT的阈值电压偏向正极性过多，为得到CMOS晶体管的特性，NMOS及PMOS TFT的阈值电压间隔比之前的电压间隔还大，更需要减小阈值电压差形成该阈值电压差接近OV条件的方法。
[0045]为此，本实施例为平衡NMOS及PMOS TFT的阈值电压差向正极性过多的移动部分，利用了增加掺杂P、As、Sb、Bi等N型离子的方法。如图2及图4所示，PMOS及NMOS TFT的阈值电压间隔宽，到OV的差能够确保最少的工艺条件。图3所示的CMOS晶体管的制备方法效果可通过图4简单说明。
[0046]本实施例在不增加模板工序书的情况下，利用栅电极工序进行工艺。本实施例中的CMOS制备方法是不增加模板工序数，掺杂P型及N型离子，使能够区分NMOS及PMOS TFT的特性。
[0047]本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
【权利要求】
1.一种CMOS工艺，包括步骤: 51、形成缓冲层； 52、形成非晶硅层； 53、沟道参杂P型离子和N型离子； 54、结晶化及LTPS patterning ； 55、形成栅极绝缘层及栅极电极； 56、掺杂LTPS源极区域及漏极区域； 57、形成层间绝缘层及接触孔； 58、形成源电极及漏电极。
2.根据权利要求1所述的工艺，其特征在于，执行步骤S3先过量掺杂P型离子至PMOS及NMOS TFT的阈值电压偏向正极性方向，然后掺杂N型离子至PMOS及NMOS TFT的阈值电压向负极性方向偏移到阈值电压差接近OV以得到CMOS特性为止。
3.根据权利要求1或2所述的工艺，其特征在于，P型离子为B，N型离子为P、As、Sb、Bi中一种或多种的组合。
4.根据权利要求2所述的工艺，其特征在于，步骤S3中进一步优选方案为，NMOS及PMOS TFT的阈值电压偏向正极性至2V，B的掺杂量不少于2.4E17/cm3。
5.一种CMOS晶体管，其特征在于，PMOS及NMOS TFT沟道通过上述方法掺杂有P型离子和N型离子。
6.根据权利要求5所述的COMSTFT,其特征在于，所述CMOS晶体管的P型离子掺杂量不少于 2.4E17/cm3 ο
7.—种AM0LED，其特征在于，使用上述CMOS晶体管作为驱动单元元件。
【文档编号】H01L27/092GK104167390SQ201410225839
【公开日】2014年11月26日 申请日期:2014年5月27日 优先权日:2014年5月27日
【发明者】赵大庸, 郎丰伟 申请人:四川虹视显示技术有限公司