半导体器件的制作方法

半导体器件的制作方法
【专利摘要】改善半导体器件的性能。一种半导体器件具有彼此远离地形成在半导体衬底之上的第一电极和虚设电极、形成在第一电极和虚设电极之间、第一电极的周缘侧表面处以及虚设电极的周缘侧表面处的第二电极、以及形成在第一电极和第二电极之间的电容性绝缘膜。第一电极、第二电极和电容性绝缘膜形成电容性元件。此外，半导体器件具有第一插塞和第二插塞，第一插塞穿透层间绝缘膜并与第一电极电耦合，第二插塞穿透层间绝缘膜并与形成在与第一电极侧相对的虚设电极的侧表面处的第二电极的部分电耦合。
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本文通过引用整体并入于2013年5月27日提交的日本专利申请N0.2013-110476的公开内容(包括说明书、附图和摘要)。

【技术领域】
[0003]本发明涉及半导体器件，并且优选地可应用于例如具有电容性元件的半导体器件。

【背景技术】
[0004]在一些半导体器件中，在一个半导体芯片中形成微计算机。在包括形成在其中的微计算机的半导体芯片中，形成有中央处理单元:包括诸如CMISFET(互补金属绝缘体半导体场效应晶体管)之类的逻辑电路、存储器、模拟电路等的CPU。
[0005]作为在该半导体芯片中使用的存储器，例如使用电可重写非易失性存储器。作为电可擦/写非易失性存储器(非易失性半导体存储器件)，已经广泛使用EEPROM (电可擦可编程只读存储器)或闪速存储器。
[0006]为了操作如上所述的非易失性存储器，在半导体芯片中形成诸如升压电路之类的驱动电路。驱动电路需要高精度电容性元件。此外，在包括形成在其中的微计算机的半导体芯片中，也形成模拟电路。模拟电路也需要高精度电容性元件。因此，在半导体芯片中，除了非易失性存储器和MISFET之外，还形成电容性元件。
[0007]使用制造非易失性存储器单元的步骤，与非易失性存储器单元同时地形成一些这样的电容性元件。具体而言，在形成非易失性存储器单元的控制栅极电极的步骤中，形成电容性元件的下电极。在形成包括非易失性存储器的电荷积累膜的叠置膜的步骤中，形成电容性元件的电容性绝缘膜。然后，在形成非易失性存储器单元的存储器栅极电极的步骤中，形成电容性元件的上电极。电容性元件称为PIP(多晶硅绝缘体多晶硅)电容性元件，因为多晶硅膜用于上电极和下电极。
[0008]在日本未审专利公开N0.2009-99640 (专利文献I)和日本未审专利公开N0.2011-40621(专利文献2)中，公开了一种PIP电容性元件，该PIP电容性元件具有下电极和上电极，以及形成在上电极和下电极之间的电容性绝缘膜，上电极和下电极均由形成在半导体衬底之上的多晶硅膜形成，电容性绝缘膜例如由氧化硅膜形成。
[0009]专利文献I公开了以下内容:在上电极中，存在叠置区域和非叠置区域，叠置区域的下方层包括存在于其中的下电极，非叠置区域的下方层不包括存在于其中的下电极；并且在上电极的非叠置区域中形成将与上电极耦合的插塞。而专利文献2公开了以下内容:将下电极、电容性膜和上电极以此顺序叠置；并且过孔在下电极之上与上电极耦合。
[0010][专利文献]
[0011][专利文献I]
[0012]日本未审专利公开N0.2009-99640
[0013][专利文献2]
[0014]日本未审专利公开N0.2011-40621


【发明内容】

[0015]例如，在专利文献I中描述的PIP电容性元件中，上电极具有在叠置区域和非叠置区域中间的台阶区域；以及待与上电极耦合的插塞在非叠置区域中与上电极耦合。而在上电极的表面之上，形成金属硅化物膜。在台阶区域中，在上电极的侧壁处形成由绝缘膜形成的侧壁。在台阶区域中的上电极的表面之上，不形成金属硅化物膜。因此，台阶区域中的上电极具有高电阻。在非叠置区域中，待与上电极耦合的插塞无法与存在于叠置区域中的低电阻下的上电极部分电耦合。由此，插塞和上电极无法在低电阻下电耦合。
[0016]另一方面，例如，在专利文献2中描述的PIP电容性元件中，将与上电极耦合的插塞在叠置区域中与上电极耦合。而在上电极的整个表面之上，形成金属硅化物膜。因此，插塞与上电极可以在低电阻下电耦合。
[0017]然而，在这样的PIP电容性元件中，电容性元件的厚度是上电极的厚度、电容性绝缘膜的厚度和下电极的厚度之和。由此，电容性元件的顶表面的高度位置比例如非易失性存储器单元中的源极区域或漏极区域的顶表面的高度位置更高。即，从电容性元件之上的导线的底表面到电容性元件的上电极的顶表面的厚度方向上的距离比从非易失性存储器单元之上的导线的底表面到源极区域或漏极区域的顶表面的厚度方向上的距离更短。
[0018]因此，当穿透层间绝缘膜并到达源极电极或漏极电极的接触孔和穿透层间绝缘膜并到达电容性元件的上电极的顶表面的接触孔在同一步骤中形成时，接触孔可以穿透层间绝缘膜、上电极和电容性绝缘膜，以到达下电极。在这样的情况下，嵌入在接触孔中的由导电膜形成的插塞可能引起上电极和下电极之间的短路，导致半导体器件的性能的下降。
[0019]其它目的和新颖特征从本说明书和附图的描述将显而易见。
[0020]根据一个实施例，一种半导体器件具有彼此远离地形成在半导体衬底之上的第一电极和虚设电极、形成在第一电极和虚设电极之间、第一电极的周缘侧表面处以及虚设电极的周缘侧表面处的第二电极、以及形成在第一电极和第二电极之间的电容性绝缘膜。第一电极、第二电极和电容性绝缘膜形成电容性兀件。此外，半导体器件具有第一插塞和第二插塞，第一插塞穿透层间绝缘膜并与第一电极电耦合，第二插塞穿透层间绝缘膜并与形成在与第一电极侧相对的虚设电极的侧表面处的第二电极的部分电耦合。
[0021]此外，根据另一实施例，一种半导体器件具有形成在半导体衬底之上的第一电极、穿透第一电极的开口、在开口内部和第一电极的周缘侧表面处形成的第二电极、以及在第一电极和第二电极之间形成的电容性绝缘膜。第一电极、第二电极和电容性绝缘膜形成电容性元件。另外，该半导体器件具有第一插塞和第二插塞，第一插塞穿透层间绝缘膜并与第一电极电耦合，第二插塞穿透层间绝缘膜并与第二电极电耦合。
[0022]根据又一实施例，一种半导体器件具有形成在半导体衬底之上的第一电极、在第一电极的周缘侧表面处形成的第二电极、以及在第一电极与第二电极之间形成的电容性绝缘膜。第一电极包括多个第一线部分，在平面图中该多个第一线部分在第一方向上延伸并在与第一方向交叉的第二方向上排列。第一电极、第二电极和电容性绝缘膜形成电容性兀件。此外，该半导体器件具有第一插塞和第二插塞，第一插塞穿透层间绝缘膜并与第一电极电耦合，第二插塞穿透层间绝缘膜并与第二电极电耦合。
[0023]根据一个实施例，可以改善半导体器件的性能。

【专利附图】

【附图说明】
[0024]图1是示出作为第一实施例的半导体器件的半导体芯片的平面图；
[0025]图2是示出第一实施例中的电容性元件的平面图；
[0026]图3是示出第一实施例中的电容性元件的截面图；
[0027]图4是示出第一实施例的第一修改示例中的电容性元件的平面图；
[0028]图5是示出第一实施例的第一修改示例中的电容性元件的截面图；
[0029]图6是示出又一示例中的电容性元件的截面图；
[0030]图7是示出第一实施例的第二修改示例中的电容性元件的平面图；
[0031]图8是示出第一实施例的第二修改示例中的电容性元件的截面图；
[0032]图9是示出第一实施例的第二修改示例中的电容性元件的截面图；
[0033]图10是示出第一实施例的第三修改示例中的电容性元件的平面图；
[0034]图11是示出第一实施例的第三修改示例中的电容性元件的截面图；
[0035]图12是示出第一实施例的半导体器件的截面图；
[0036]图13是示出第一实施例的半导体器件的截面图；
[0037]图14是第一实施例中制造步骤期间的半导体器件的截面图；
[0038]图15是第一实施例中制造步骤期间的半导体器件的截面图；
[0039]图16是第一实施例中制造步骤期间的半导体器件的截面图；
[0040]图17是第一实施例中制造步骤期间的半导体器件的截面图；
[0041]图18是第一实施例中制造步骤期间的半导体器件的截面图；
[0042]图19是第一实施例中制造步骤期间的半导体器件的截面图；
[0043]图20是第一实施例中制造步骤期间的半导体器件的截面图；
[0044]图21是第一实施例中制造步骤期间的半导体器件的截面图；
[0045]图22是第一实施例中制造步骤期间的半导体器件的截面图；
[0046]图23是第一实施例中制造步骤期间的半导体器件的截面图；
[0047]图24是第一实施例中制造步骤期间的半导体器件的截面图；
[0048]图25是第一实施例中制造步骤期间的半导体器件的截面图；
[0049]图26是第一实施例中制造步骤期间的半导体器件的截面图；
[0050]图27是第一实施例中制造步骤期间的半导体器件的截面图；
[0051]图28是第一实施例中制造步骤期间的半导体器件的截面图；
[0052]图29是第一实施例中制造步骤期间的半导体器件的截面图；
[0053]图30是第一实施例中制造步骤期间的半导体器件的截面图；
[0054]图31是第一实施例中制造步骤期间的半导体器件的截面图；
[0055]图32是示出对比示例I的半导体器件的截面图；
[0056]图33是示出对比示例2的半导体器件的截面图；
[0057]图34是示出第二实施例中的电容性元件的平面图；
[0058]图35是示出第二实施例中的电容性元件的截面图；
[0059]图36是示出第二实施例的第一修改示例中的电容性元件的平面图；
[0060]图37是示出第二实施例的第一修改示例中的电容性元件的截面图；
[0061]图38是示出又一示例中的电容性元件的平面图；
[0062]图39是示出又一示例中的电容性元件的截面图；
[0063]图40是示出又一示例中的电容性元件的截面图；
[0064]图41是示出第二实施例的第二修改示例中的电容性元件的平面图；
[0065]图42是示出第二实施例的第二修改示例中的电容性元件的截面图；
[0066]图43是示出第三实施例中的电容性元件的平面图；
[0067]图44是示出第三实施例的第一修改示例中的电容性元件的平面图；
[0068]图45是示出第三实施例的第二修改示例中的电容性元件的平面图；
[0069]图46是示出第三实施例的第二修改示例中的电容性元件的截面图；以及
[0070]图47是示出第四实施例中的电容性元件的截面图。

【具体实施方式】
[0071]在下面的实施例中，为了方便起见，如果需要，则可以在多个划分的部分或实施例中描述实施例。然而，除非另外指出，否则这些实施例并非彼此独立，而是存在一定关系，使得一个实施例是另一个实施例的部分或全部的修改示例、细节、补充说明等。
[0072]此外,在下面的实施例中，当提及元件的数目等(包括数目、数值、数量、范围等)时，除非另外指出，以及除了其中数目原则上明显限于该特定数目的情况和其它情况外，元件的数目并不限于该特定数目，而是可以大于或小于该特定数目。
[0073]此外，在下面的实施例中，无需说，除非另外指出，除了原则上它们明显被认为必需的情况以及其它情况，构成元件(包括元件步骤等)不总是必需的。类似地，在下面的实施例中，当提及构成元件等的形状、位置关系等时，应明白的是，除非另外指出，除非另外原则上认为明显如此，以及除了其它情况外，它们包括与该形状等基本类似或相似的那些形状等。这也适用于前面的数值和范围。
[0074]以下将通过参照附图详细地描述代表性实施例。顺便提及，在用于描述实施例的所有附图中，具有相同功能的部件给定相同的参考标号和数字，并且省略对其的重复描述。此外，在下面的实施例中，除非特别需要，否则原则上将不重复对相同或相似部分的描述。
[0075]此外，在用于实施例的附图中，为便于理解附图，即使在截面图中也可以省略阴影。而为了便于理解附图，即使在平面图中也可以提供阴影。
[0076]此外，在截面图和平面图中，每个部分的尺寸不对应于实际器件的尺寸。为便于理解附图，可以以相对放大的比例显示特定部分。而即使当平面图和截面图彼此对应时，也可以以不同的比例显示相应的部分。
[0077]第一实施例
[0078]<半导体器件的配置>
[0079]图1是示出作为第一实施例的半导体器件的半导体芯片的平面图。图1示出了在作为例如其中形成由微计算机的半导体器件的半导体芯片CHP处形成的相应元件的布局配置。
[0080]在图1中，作为半导体器件的半导体芯片CHP具有CPUURAM(随机存取存储器)2、模拟电路3和闪速存储器4。然后，在半导体芯片的外围部分中，形成有焊盘ro，焊盘ro是用于耦合电路和外部电路的输入/输出外部端子。
[0081]CPUl也称为中央处理单元并且对应于计算机等的心脏。CPUl读取并解码来自存储设备的指令，并且基于此执行不同的操作和控制，因而需要具有高处理速度性能。因此，在形成在半导体芯片CHP的元件中，形成CPUl的MISFET(金属绝缘体半导体场效应晶体管)需要相对更大的电流驱动力。即，形成CPUl的MISFET由低击穿电压MISFET形成。
[0082]RAM2是能够随机地读取存储器信息的存储器，即随机地读取存储的存储器信息，并且新写入存储器信息，也称为随机存储存储器。作为IC (集成电路)存储器的RAM包括使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)两种。DRAM是需要存储保持操作的随机写/读存储器；SRAM是不需要存储保持操作的随机写/读存储器。RAM2需要具有高速操作性能。由此，在形成在半导体芯片CHP中的元件中，形成RAM2的MISFET需要相对更大的电流驱动力。S卩，作为形成RAM2的MISFET，使用低击穿电压MISFET。
[0083]模拟电路3是临时操控持续改变的电压或电流信号(即模拟信号)的电路，例如由放大电路、转换电路、修改电路、振荡电路或电源电路形成。在半导体芯片CHP处形成的元件中，作为形成模拟电路3的MISFET使用相对更高击穿电压的MISFET。
[0084]闪速存储器4是一种能够针对写入操作和擦除操作二者电重写的非易失性存储器，也称为电可擦可编程只读存储器。闪速存储器4的存储器单元包括存储器单元选择的MISFET,以及例如用于存储的MONOS (金属氧化物氮化物氧化物半导体)型FET (场效应晶体管)。对于闪速存储器的写入操作而言，使用热电子注入或Fowler-Nordheim隧穿现象；对于擦除操作，使用Fowler-Nordheim隧穿现象或热空穴注入。
[0085]为了操作如上所述的闪速存储器4，在半导体芯片CHP中形成诸如升压电路之类的驱动电路。驱动电路需要高精度电容性元件。此外，模拟电路3也需要高精度电容性元件。因此，在半导体芯片CHP中，除了非易失性存储器4和MISFET外，也形成电容性元件。本第一实施例具有在电容性元件的结构中的作为在半导体芯片CHP中形成的PIP电容性元件的结构元件。以下将对作为形成在半导体芯片CHP中的PIP电容性元件的电容性元件的配置给出描述。顺便提及，以下将PIP电容性元件简称为电容性元件。
[0086]<电容性元件的配置>
[0087]图2是示出第一实施例中的电容性元件的平面图。图3是示出第一实施例中的电容性元件的截面图。图3是沿着图2的线A-A的截面图。
[0088]顺便提及，图2的平面图是透过导线HLl和HL2、层间绝缘膜34和侧壁29b (见图
3)看到的电容性元件的平面透视图，并且也没有示出半导体衬底10和元件隔离区域11 (这同样适用于下面的平面图)。而在图2的平面图中，为便于理解，将除了电极23外的其它部分阴影化，但电极23未被阴影化(这同样适用于下面的平面图)。
[0089]如图2和图3所示，半导体器件具有半导体衬底10和元件隔离区域11。在半导体衬底10的前表面(第一主表面)1a中形成元件隔离区域11。半导体衬底10例如由硅
(Si)单晶形成。元件隔离区域11例如由氧化硅膜形成。
[0090]半导体器件具有由在元件隔离区域11之上形成的导电膜CFl形成的电极16。优选地，电极16由在元件隔离区域11之上形成的导电膜CFl和在导电膜CFl的表面处形成的金属娃化物膜33形成。导电膜CFl例如由多晶娃膜形成。金属娃化物膜33例如由娃化钴膜形成。此外，如图3所示，可以经由绝缘膜IFl在元件隔离区域11之上形成电极16。
[0091]如图2所示，电极16包括多个线部分LPl和线部分LP2。多个线部分LPl分别在Y轴方向上延伸并且在X轴方向上排列，其中X轴方向和Y轴方向在平面图中是相互交叉的两个方向。在平面图中，线部分LP2在X轴方向上延伸并且在Y轴方向上与多个线部分LPl的一侧上的端部耦合。利用这样的配置，多个线部分LPl经由线部分LP2彼此电耦合。在平面图中，包括多个线部分LPl和线部分LP2的电极16具有梳状形状。
[0092]顺便提及，在本说明书中，用语“在平面图中”意味着从与半导体衬底10的前表面1a垂直的方向看到的视图。
[0093]此外，半导体器件具有虚设电极DE，由与在元件隔离区域11之上的电极16远离地形成的导电膜CFl形成。优选地，虚设电极DE由在与形成电极16的导电膜CFl同一层处的导电膜CFl和形成在导电膜CFl的表面处的金属硅化物膜33形成。如前面所述，导电膜CFl例如由多晶硅膜形成。金属硅化物膜33例如由硅化钴膜形成。此外，如图3所示，可以经由绝缘膜IFl在元件隔离区域11之上形成虚设电极DE。
[0094]如图2所示，在平面图中，虚设电极DE在X轴方向延伸并且与跨多个线部分LPl的线部分LP2相对地布置，即布置在与线部分LP2侧相对的多个线部分LPl侧上。换言之，虚设电极DE在X轴方向上布置在多个线部分LPl的每一侧上，并且线部分LP2在X轴方向上耦合到多个线部分LPl的另一侧上的每个端部。
[0095]此外，半导体器件具有电极23，由在电极16与虚设电极DE之间、在电极16的周缘侧表面处和在虚设电极DE的周缘侧表面处集成地形成的导电膜CF2形成。优选地，电极23由在电极16与虚设电极DE之间、电极16的周缘侧表面处和虚设电极DE的周缘侧表面处集成地形成的导电膜CF2以及在导电膜CF2的表面之上形成的金属硅化物膜33形成。导电膜CF2例如由多晶硅膜形成。金属硅化物膜33例如由硅化钴膜形成。
[0096]此外，半导体器件具有电容性绝缘膜27，由在电极16与电极23之间以及电极23与半导体衬底10之间形成的绝缘膜IF2形成。因此，电极23经由电容性绝缘膜27在电极16的周缘侧表面以及虚设电极DE的周缘侧表面处形成。然后，电极16、电极23和电容性绝缘膜27形成电容性元件。顺便提及，在电容性元件的外周缘部分中，在电极23的周缘侧表面处形成由绝缘膜形成的侧壁2%。除了包括形成在其中的侧壁29b的区域之外，金属硅化物膜33形成在电极23的整个表面之上。
[0097]如图3所示，在元件隔离区域11之上，形成层间绝缘膜34，使得覆盖由电极16、电极23和电容性绝缘膜27形成的电容性元件。在层间绝缘膜34中，形成有作为耦合孔的接触孔CHl和接触孔CH2。接触孔CHl穿透层间绝缘膜34并到达电极16。接触孔CH2穿透层间绝缘膜34并到达电极23。
[0098]在接触孔CHl中，形成有作为耦合电极的插塞PGl，插塞PGl由嵌入在接触孔CHl中的导电膜形成并且与电极16电耦合。而在接触孔CH2中，形成有作为耦合电极的插塞PG2，插塞PG2由嵌入在接触孔CH2中的导电膜形成并且与电极23电耦合。在插塞PGl之上，形成有与插塞PGl电稱合的导线HL1。在插塞PG2之上,形成有与插塞PG2电稱合的导线HL2。在电极16的表面之上，形成有金属硅化物膜33。因此，插塞PGl与暴露在接触孔CHl的底部处的金属娃化物膜33接触,并且与电极16电稱合。而在电极23的表面之上,形成金属硅化物膜33。因此，插塞PG2与暴露在接触孔CH2的底部处的金属硅化物膜33接触并与电极23电f禹合。
[0099]接触孔CHl穿透层间绝缘膜34并到达电极16的线部分LP2。插塞PGl由嵌入在接触孔CHl中的导电膜形成并且与电极16的线部分LP2直接电耦合。
[0100]接触孔CH2穿透层间绝缘膜34并到达形成在与电极16侧相对的虚设电极DE的侧表面处的电极23的部分。在这样的配置的情形下，插塞PGl可以经由形成在电极23的表面之上的、具有相对较小电阻的金属娃化物膜33,与电极23的任意部分电稱合。此外,在电极23的整个表面之上，形成有金属硅化物膜33。因此，插塞PG2可以在低电阻下与电极23的任意部分电I禹合。
[0101]而在平面图中，在不同区域中形成电极16和电极23。换言之，在平面图中不存在其中电极16和电极23彼此叠置的叠置区域。这样的配置消除了接触孔CH2穿透电极23并到达电极16的可能性。这可以防止电极16和电极23之间经由插塞PG2电短路。
[0102]此外，电极16具有多个线部分LP1。这导致与电极16的侧表面相对的电极23的侧表面的区域增加。由此，可以容易地增加电容性元件的容量。
[0103]另一方面，如图3所示，虚设电极DE处于与电极16电绝缘的状态。由此，接触孔CH2可以到达虚设电极DE。即，在平面图中，接触孔CH2可以具有叠置虚设电极DE的部分。作为结果，即使当形成电极23的导电膜CF2的膜厚度小并且形成在电极16的侧表面处的电极23的宽度小时，接触孔CH2也可以迁移到虚设电极DE侧。由此，可以将接触孔CH2容易地对准。
[0104]<电容性元件的第一修改示例>
[0105]图4是示出第一实施例的第一修改示例中的电容性元件的平面图；图5是示出第一实施例的第一修改示例中的电容性元件的截面图。图5是沿着图4的线A-A的截面图。
[0106]本第一修改示例中的电容性元件与参照图2和图3描述的第一实施例中的电容性元件的不同之处在于:未布置线部分LP2 (见图2)，以及多个插塞PGl分别与多个线部分LPl直接电耦合，另外，除了插塞PG2之外，多个插塞PG3与电极23直接电耦合。本第一修改示例中的电容性元件在其它方面与第一实施例中的电容性元件相同。
[0107]如图4所示，电极16包括多个线部分LP1，而不包括线部分LP2。此外，与第一实施例一样，在平面图中，多个线部分LPl分别在Y轴方向延伸，并且在X轴方向排列。因此，多个线部分LPl彼此远离地形成。
[0108]接触孔CHl穿透层间绝缘膜34，并到达电极16的线部分LP1。插塞PGl由嵌入在接触孔CHl中的导电膜形成并且与电极16的线部分LPl直接电耦合。
[0109]在层间绝缘膜34中，除了接触孔CHl和CH2之外，形成作为开口的接触孔CH3。接触孔CH3穿透层间绝缘膜34并到达布置在相邻线部分LPl之间的电极23的部分。在接触孔CH3中，形成有作为耦合电极的插塞PG3，该插塞PG3由嵌入在接触孔CH3中的导电膜形成并且与布置在相邻线部分LPl之间的电极23的部分电耦合。在插塞PG3之上，形成有与插塞PG3电耦合的导线HL3。
[0110]同样在本第一修改不例中，与第一实施例一样，插塞PG2可以在低电阻下与电极23的任意部分电耦合。因此，可以防止电极16和电极23彼此电短路。从而，可以容易地增加电容性元件的容量并且可以容易地对准接触孔CH2。
[0111]另一方面，在本第一修改示例中，与第一实施例相比，尽管X轴方向上线部分LPl的宽度更大，但插塞PGl可以与线部分LPl直接电耦合。由此，插塞PGl可以在仍然更低的电阻下与电极16电f禹合。
[0112]顺便提及，图6在截面图中示出了又一示例的电容性元件。如图6所示，当对导电膜CFl进行构图由此形成线部分LPl时，防止形成在相邻线部分LPl之间的开口 OPl穿透导电膜CFl。这允许多个线部分LPl的底部经由导电膜CFl彼此组合。S卩，电极16包括将相邻线部分LPl的底部耦合的耦合部分CNl。
[0113]在图6所示的示例中，当设定电极23的顶表面的高度位置等于图5所示的高度位置时，电极23的底表面的高度位置变高，导致电极23的厚度减小。由此，电容性元件的容量减少。然而，线部分LPl在它们相应的底部彼此耦合。由此可以减小电极16的电阻。然而，优选地，电极16和虚设电极DE处于彼此电绝缘的状态。由此相邻线部分LPl的底部可以彼此组合。然而，优选地，防止电极16的底部和虚设电极DE的底部彼此组合。
[0114]顺便提及，从而当对导电膜CFl进行构图时，防止开口 OPl穿透导电膜CFl。这也可适用于包括第一实施例的各个实施例以及除了第一实施例的第一修改示例外的实施例的各个修改示例。
[0115]<电容性元件的第二修改示例>
[0116]图7是示出第一实施例的第二修改示例中的电容性元件的平面图。图8和图9均为示出第一实施例的第二修改示例中的电容性元件的截面图。图8是沿着图7的线A-A的截面图。图9是沿着图7的线B-B的截面图。
[0117]本第二修改示例的电容性元件与参照图2和图3描述的第一实施例的电容性元件的不同之处在于:不仅在电极16与虚设电极DE之间、在电极16的周缘侧表面处和在虚设电极DE的周缘侧表面处形成电极23，而且在电极16的顶表面的局部区域中形成电极23。本第二修改示例的电容性元件在其它方面与第一实施例的电容性元件相同。
[0118]如图7所示，电极16不包括线部分，在平面图中具有矩形形状，并且一体化地形成。顺便提及，在本第二修改示例中，虚设电极DE在Y轴方向上延伸并且形成为在X轴方向上远离电极16。
[0119]除了电极16与虚设电极DE之间、在电极16的周缘侧表面以及在虚设电极DE的周缘侧表面外，也在电极16的顶表面的局部区域中形成电极23。而可以一体化地形成电极23。此外，在形成于电极16的顶表面之上的电极23的部分的侧表面处，形成有由绝缘膜形成的侧壁29c。顺便提及，图7示出了透过侧壁29c看到的状态。
[0120]在其中电极23和侧壁29c中的任一个都不形成在其中的电极16的顶表面的区域中形成金属硅化物膜33。此外，接触孔CHl穿透层间绝缘膜34并到达电极23和侧壁29c中的任一个都不形成在其中的电极16的顶表面区域。插塞PGl由嵌入在接触孔CHl中的导电膜形成，并且与电极16直接电耦合。接触孔CH2和插塞PG2与第一实施例中的相同。
[0121]同样在本第二修改示例中，与第一实施例一样，插塞PG2可以在低电阻下与电极23的任意部分电耦合。因此，可以防止电极16和电极23电短路。因而，可以容易地对准接触孔CH2。
[0122]另一方面，在本第二修改示例中，与第一实施例相比，可以减少与电极16的侧表面相对的电极23的侧表面面积。然而，电极16的顶表面与电极23的底表面彼此相对。由此，可以容易地增加电容性元件的容量。
[0123]<电容性元件的第三修改示例>
[0124]图10是示出第一实施例的第三修改示例中的电容性元件的平面图。图11是示出第一实施例的第三修改示例中的电容性元件的截面图。图11是沿着图10的线A-A的截面图。
[0125]第三修改示例的电容性元件与参照图2和图3描述的第一实施例的半导体器件的不同之处在于:在电极16的顶表面的局部区域中形成帽绝缘膜CP1。本第三修改示例的电容性元件在其它方面与第一实施例的电容性元件相同。
[0126]如图10和图11所示，在线部分LPl之上并且在线部分LP2的一部分之上(即在电极16的一部分之上)，至少在平面图中经由电容性绝缘膜27与电极23接触的区域中形成帽绝缘膜CPl。帽绝缘膜CPl由诸如氮化硅膜之类的绝缘膜IF3形成。
[0127]顺便提及，在其中形成帽绝缘膜CPl的每个线部分LPl的顶表面的区域中，未形成金属硅化物膜33。另一方面，在每个插塞PGl附近的线部分LP2的顶表面区域处并且在虚设电极DE的顶表面处，形成金属硅化物膜33，而不形成帽绝缘膜CPl。
[0128]同样在本第三修改不例中，与第一实施例一样，每个插塞PG2可以在低电阻下与电极23的任意部分电耦合。这可以防止电极16和电极23之间通过插塞PG2电短路。因而，可以容易地增加电容性元件的容量，并且可以容易地对准接触孔CH2。
[0129]另一方面，在本第三修改示例中，在平面图中经由电容性绝缘膜27与电极23接触的电极16的区域由帽绝缘膜CPl覆盖。因此，在本第三修改示例中，与第一实施例相比，可以更可靠地防止相邻的电极16与电极23电短路。
[0130]<存储器单元的配置>
[0131]然后，将通过参照附图对形成在半导体芯片CHP (见图1)中的闪速存储器4(见图1)的存储器单元、用在模拟电路3 (见图1)中的电容性元件或闪速存储器4的驱动电路给出描述。
[0132]图12和图13均为不出第一实施例的半导体器件的截面图。图12是不出闪速存储器的存储器单元的结构以及形成在模拟电路等中的电容性元件的结构的截面图。图13是示出存储器单元的绝缘膜27a的外围的截面图。
[0133]如图12所示，存储器单元形成在半导体芯片的存储器单元形成区域ARl中，并且电容性元件形成在半导体芯片的电容性元件形成区域AR2中。即，半导体器件具有在存储器单元形成区域ARl中形成的存储器单元和在电容性元件形成区域AR2中形成的电容性元件。
[0134]首先，将对闪速存储器的存储器单元的结构给出描述。半导体器件具有P型阱12、栅极绝缘膜13、控制栅极电极15、存储器栅极电极26、作为栅极绝缘膜的绝缘膜27a以及作为源极区域和漏极区域的低密度杂质扩散区域28和高密度杂质扩散区域30。栅极绝缘膜
13、控制栅极电极15、绝缘膜27a和存储器栅极电极26形成存储器单元。
[0135]如图12所示，在存储器单元形成区域ARl中，在半导体衬底10中形成p型阱12。在P型阱12之上，形成有存储器单元。存储器单元由用于选择存储器单元的选择部分和用于存储信息的存储部分形成。
[0136]首先，将对用于选择存储器单元的选择部分的配置给出描述。存储器单元具有在半导体衬底10(即P型阱12)之上形成的栅极绝缘膜13。在栅极绝缘膜13之上，形成有控制栅极电极15。栅极绝缘膜13由在电极16与半导体衬底10之间的绝缘膜IFl处于同一层的绝缘膜IFl诸如氧化硅膜形成。控制栅极电极15由诸如多晶硅膜的导电膜CFl和在导电膜CFl的表面处形成的诸如硅化钴膜的金属硅化物膜33形成。即，控制栅极电极15由与形成电极16的导电膜CFl处于同一层的导电膜CFl形成。形成金属硅化物膜33用于减小控制栅极电极15的电阻。控制栅极电极15具有选择存储器单元的功能。换言之，通过控制栅极电极15选择特定存储器单元。因而，对所选的存储器单元执行写入操作、擦除操作或读取操作。
[0137]然后，将对存储器单元的配置给出描述。在控制栅极电极15的一个侧表面处，经由绝缘膜27a形成有存储器栅极电极26。存储器栅极电极26以形成在控制栅极电极15的一个侧表面处的侧壁形状形成，并且由诸如多晶硅膜的导电膜CF2和形成在导电膜CF2的表面处的诸如硅化钴膜的金属硅化物膜33形成。即，存储器栅极电极26由与形成电极23的导电膜CF2同一层处的导电膜CF2形成。形成金属硅化物膜33用于减小存储器栅极电极26的电阻。
[0138]在控制栅极电极15与存储器栅极电极26之间以及在存储器栅极电极26与半导体衬底10之间,形成有作为栅极绝缘膜的绝缘膜27a。绝缘膜27a由与形成电容性绝缘膜27的绝缘膜IF2处于同一层的绝缘膜IF2形成。如图13所示，形成绝缘膜27a的绝缘膜IF2由形成在半导体衬底10之上的氧化硅膜17、形成在氧化硅膜17之上的电荷积累膜25以及形成在电荷积累膜25之上的氧化硅膜19形成。氧化硅膜17用作形成在存储器栅极电极26与半导体衬底10之间的栅极绝缘膜。由氧化硅膜17形成的栅极绝缘膜也具有作为隧道绝缘膜的功能。例如，存储器单元的存储部分向电荷积累膜25注入电子，或者经由氧化硅膜17从半导体衬底10向电荷积累膜25注入空穴，并且由此执行信息的存储或擦除。因此，氧化硅膜17用作隧道绝缘膜。
[0139]然后，形成在氧化硅膜17之上的电荷积累膜25具有积累电荷的功能。具体而言，在本第一实施例中，电荷积累膜25由氮化娃膜18形成。本第一实施例中的存储器单兀的存储部分通过电荷积累膜25中积累的电荷的有无来控制在半导体衬底10中(即在存储器栅极电极26下方)的P型阱12中流动的电流，并由此存储信息。换言之，通过利用以下方式来存储信息:根据电荷积累膜25中积累的电荷的有无，存储器栅极电极26下方的半导体衬底10中流动的电流的阈值电压改变。
[0140]在本第一实施例中，具有捕获能级的绝缘膜用作电荷积累膜25。作为具有捕获能级的绝缘膜的一个示例，可以提及的是由氮化硅膜18制成。然而，不限于氮化硅膜，可以使用例如氧化铝膜(矾土)。当具有捕获能级的绝缘膜用作电荷积累膜25时，在形成于绝缘膜中的捕获能级下捕获电荷。通过这样在捕获能级下捕获电荷，在绝缘膜中积累电荷。
[0141]在一个侧壁处(即控制栅极电极15的两个侧壁的一个侧表面处)，形成有存储器栅极电极26。而在另一侧壁处(即其另一侧表面处)，形成有由氧化硅膜形成的侧壁29a。类似地，在一个侧壁处(即存储器栅极电极26的两个侧壁的一个侧表面处)，形成有控制栅极电极15。而在另一侧壁处(即其另一侧表面处)，形成有由氧化硅膜形成的侧壁29a。
[0142]在侧壁29a正下方的半导体衬底10中，形成有成对的浅低密度杂质扩散区域28，其是η型半导体区域。在与该成对的浅低密度杂质扩散区域28接触的外区域中，分别形成有成对的深高密度杂质扩散区域30。深高密度杂质扩散区域30也是η型半导体区域。在每个高密度杂质扩散区域30的表面处，形成有例如由硅化钴膜形成的金属硅化物膜33。该对低密度杂质扩散区域28和该对高密度杂质扩散区域30形成存储器单元的源极区域或漏极区域。源极区域和漏极区域由低密度杂质扩散区域28和高密度杂质扩散区域30形成。作为结果，源极区域和漏极区域可以形成为LDD(轻掺杂漏极)结构。
[0143]顺便提及，对于源极区域和漏极区域，一个与控制栅极电极15对准地形成，另一个与存储器栅极电极16对准地形成。
[0144]这里，假设由栅极绝缘膜13、控制栅极电极15以及源极区域和漏极区域形成的晶体管称为选择晶体管。另一方面，假设由绝缘膜27a、存储器栅极电极26以及源极区域和漏极区域形成的晶体管称为存储器晶体管。作为结果，可以认为存储器单元的选择部分由选择晶体管形成，并且存储器单元的存储部分由存储器晶体管形成。以此方式形成存储器单
J Li ο
[0145]然后，将对待与存储器单元耦合的布线结构给出描述。在存储器单元之上形成由氧化硅膜形成的层间绝缘膜34，使得覆盖存储器单元。在层间绝缘膜34中，形成有每个接触孔CH4，接触孔CH4穿透层间绝缘膜34并到达形成在形成源极区域或漏极区域的高密度杂质扩散区域30的表面处的金属硅化物膜33。在接触孔CH4的内部中嵌入有导电膜。作为导电膜，首先形成有作为势垒导电膜的钛/氮化钛膜。然后，以使得填充接触孔CH4这样的方式形成钨膜。因而，在接触孔CH4中嵌入钛/氮化钛膜和钨膜。这导致形成插塞PG4，该插塞PG4由嵌入在接触孔CH4中的导电膜形成并且与源极区域或漏极区域电耦合。然后，在层间绝缘膜34之上形成有导线HL4。导线HL4和插塞PG4彼此电耦合。导线HL4由例如钛/氮化钛膜、铝膜和钛/氮化钛膜的叠置膜形成。
[0146]顺便提及，也以与插塞PG4相同的方式形成插塞PG1、PG2和PG3。也以与导线HL4相同的方式形成导线HL1、HL2和HL3。
[0147]如上所述配置本第一实施例中的存储器单元。以下将对存储器单元的操作给出描述。这里，将施加到控制栅极电极15的电压称为Vcg，并将施加到存储器栅极电极26的电压称为Vmg。此外，将施加到源极区域和漏极区域的相应电压分别称为Vs和VcL将施加到半导体衬底10(即P型阱12)的电压称为Vb。电子注入到作为电荷积累膜25的氮化硅膜18中定义为“写入”。空穴注入到氮化硅膜18中定义为“擦除”。
[0148]首先，将描述写入操作。通过称为所谓的源极侧注入方法的热电子写入执行写入操作。作为写入电压，例如将施加到源极区域的电压Vs设定在6V ;将施加到存储器栅极电极26的电压Vmg设定在12V ;并且将施加到控制栅极电极15的电压Vcg设定在1.5V。然后，控制将施加到漏极区域的电压Vd使得用于写入的沟道电流变为给定的设定值。在该步骤的电压Vd由具有控制栅极电极15的选择晶体管的阈值电压和沟道电流的设定值决定，并且例如变为约IV。将施加到P型阱12即半导体衬底10的电压Vb为0V。
[0149]将对当施加这样的电压以执行写入操作时的电荷移动给出描述。如上所述，在将施加到源极区域的电压Vs与将施加到漏极区域的电压Vd之间引起电位差。作为结果，电子在形成于源极区域和漏极区域之间的沟道区域中流动。在沟道区域中流动的电子在控制栅极电极15与存储器栅极电极26之间的边界附近下方的沟道区域中加速并且变成热电子。然后，在施加到存储器栅极电极26的正电压(Vmg = 12V)的电场下，热电子注入到电荷积累膜25中(即存储器栅极电极26下方的氮化硅膜18中)。注入的热电子在氮化硅膜18中在捕获能级处被捕获。作为结果，电子积累在氮化硅膜18中，导致存储器晶体管的阈值电压增加。以此方式执行写入操作。
[0150]随后，将描述擦除操作。例如通过使用带间隧穿现象的BTBT(带到带隧穿)擦除执行擦除操作。在BTBT擦除的情况下，例如将施加到存储器栅极电极26的电压Vmg设定在-6V ;将施加到源极区域的电压Vs设定在6V ;并且将施加到控制栅极电极15的电压Vcg设定在OV ;并且漏极区域施加有0V。作为结果，通过跨源极区域和存储器栅极电极引起的电压在表面区域端部处的带间隧穿现象产生的空穴由于施加到源极区域的高电压而加速并变成热空穴。然后，热空穴中的一些被吸附到施加到存储器栅极电极26的负电压并注入到氮化硅膜18中。注入的热空穴在氮化硅膜18中的捕获能级下被捕获，导致存储器晶体管的阈值电压的减小。以此方式执行擦除操作。
[0151]然后，将描述读取操作。以下列方式执行读取:将施加到漏极区域的电压Vd设定在Vdd (1.5V)，将施加到源极区域的电压Ns设定在0V，将施加到控制栅极电极15的电压Vcg设定在Vdd (1.5V)，并且将施加到存储器栅极电极26的电压Vmg设定在Vdd (1.5V);因而电流在与写入方向相反的方向上通过。下面也是可接受的:将施加到漏极区域的电压Vd和将施加到源极区域的电压Vs互换并分别设定在OV和1.5V;因而利用与写入方向相同的方向上的电流执行读取。在该步骤，当存储器单元处于写入状态并且阈值电压高时，则电流不流过存储器单元。另一方面，当存储器单元处于擦除状态并且阈值电压低时，电流流过存储器单元。
[0152]<用于制造半导体器件的方法>
[0153]然后，将对用于制造本第一实施例的半导体器件的方法给出描述。
[0154]图14至图31均为第一实施例中制造步骤期间的半导体器件的截面图。图14至图31均不出与图12所不截面相同的截面。
[0155]首先，如图14所示，提供有一种半导体衬底10，其由掺杂有诸如硼⑶之类的P型杂质的硅单晶形成。然后，在半导体衬底10中，形成有用于将例如低击穿电压MISFET形成区域和高击穿电压MISFET形成区域彼此隔离的元件隔离区域11。提供元件隔离区域11，以便防止元件相互干扰。可以使用例如LOCOS (局部硅氧化)方法或STI (浅沟槽隔离)方法来形成元件隔离区域11。
[0156]例如，利用STI方法，以下列方式形成元件隔离区域11。即，在半导体衬底10中，使用光刻技术和刻蚀技术形成元件隔离沟槽。然后，在半导体衬底10之上形成氧化硅膜，使得填充元件隔离沟槽。然后，通过化学机械抛光(CMP)方法，去除形成在半导体衬底10之上的氧化硅膜的不必要部分。作为结果，可以形成有如下元件隔离区域11，在其中仅在元件隔离沟槽中嵌入氧化硅膜。顺便提及，图14示出了在半导体衬底10的前表面1a侧上的其中未形成元件隔离区域11的存储器单元形成区域ARl的区域以及在半导体衬底10的前表面1a侧上的其中形成元件隔离区域11的电容性元件形成区域AR2的区域。
[0157]然后，利用杂质对半导体衬底10进行掺杂以形成P型阱12。通过利用离子注入方法向半导体衬底10中掺杂诸如硼之类的P型杂质来形成P型阱12。然后，在存储器单元形成区域ARl中，在P型阱12的表面区域中形成用于形成选择晶体管的沟道的半导体区域(未示出)。形成用于沟道形成的半导体区域，用于调整形成沟道的阈值电压。
[0158]然后，如图15所示，在存储器单元形成区域ARl和电容性元件形成区域AR2中，在半导体衬底10之上形成绝缘膜IFl。例如由氧化硅膜形成绝缘膜IFl并且可以使用例如热氧化方法形成绝缘膜IF1。然而，绝缘膜IFl不限于氧化硅膜，而是可以进行各种变化。例如，绝缘膜IFl可以是氮氧化硅膜(S1N)。S卩，可以在绝缘膜IFl和半导体衬底10之间的界面处分离出氮。就抑制膜中界面态的产生以及减少电子捕获的效果方面而言，氮氧化硅膜比氧化硅膜更好。因此，可以改善绝缘膜IFl的热载流子阻力，并且可以改善绝缘电阻。此外，与氧化硅膜相比，氮氧化硅膜不太易于杂质扩散到其中。由此，通过针对栅极绝缘膜13使用氮氧化硅膜，可以抑制由于控制栅极电极15中的杂质向半导体衬底10侧的扩散引起的阈值电压的变化。为了形成氮氧化硅膜，例如期望地在诸如勵、顯2或順3的含氮气氛中可以对半导体衬底10进行热处理。备选地，以下列方式也可以得到相同的效果:在半导体衬底10的表面之上形成由氧化硅膜形成的绝缘膜IFl ;然后在含氮气氛中对半导体衬底10进行热处理；因此在绝缘膜IFl和半导体衬底10之间的界面处分离出氮。
[0159]备选地，绝缘膜IFl可以由例如具有比氮化硅膜的介电常数更高介电常数的高介电常数膜形成。作为结果，即使在相同容量下，也可以增加物理膜厚度。由此可以减小泄漏电流。
[0160]例如，作为高介电常数膜，使用作为铪氧化物之一的氧化铪(HfO2)膜。然而，代替氧化铪膜，也可以使用其它铪类型绝缘膜，诸如铝酸铪(HfAlO)膜、氮氧化铪(HfON)膜、硅酸铪(HfS1)膜以及氮氧化娃铪(HfS1N)膜。此外，也可以使用通过利用诸如氧化钽、氧化铌、氧化钛、氧化锆、氧化镧和氧化钇之类的氧化物掺杂铪类型绝缘膜得到的铪类型绝缘膜。与氧化铪膜一样，铪类型绝缘膜的介电常数比氧化硅膜和氮氧化硅膜高，并因此可以通过与当使用氧化铪膜时相同的效果。
[0161]然后，在存储器单元形成区域ARl和电容性元件形成区域AR2中，在绝缘膜IFl之上形成由多晶硅膜形成的导电膜CF1。可以使用例如CVD(化学气相沉积)方法形成由多晶硅膜形成的导电膜CF1。然后，使用光刻技术和离子注入方法，将诸如磷或砷之类的η型杂质掺杂到由多晶硅膜形成的导电膜CFl中。
[0162]然后，如图16所示，在存储器单元形成区域ARl和电容性元件形成区域AR2中，使用构图的抗蚀剂膜作为掩膜，通过刻蚀对导电膜CFl和绝缘膜IFl进行处理即构图。然后，在存储器单元形成区域ARl中，形成有由导电膜CFl形成的控制栅极电极15和在控制栅极电极15与半导体衬底10之间的由绝缘膜IFl形成的栅极绝缘膜13。而在电容性元件形成区域AR2中，形成有由导电膜CFl形成的电极16以及由导电膜CFl形成的虚设电极DE。控制栅极电极15是存储器单元的选择晶体管的栅极电极。因而，在形成存储器单元的控制栅极电极15的步骤中形成电容性元件的电极16和虚设电极DE。
[0163]这里，在控制栅极电极15中，将η型杂质掺杂到由多晶硅膜形成的导电膜CFl中。由此，可以将控制栅极电极15的功函数值设定在硅的导带(4.15eV)附近的值。由此，可以减小作为η沟道型MISFET的选择晶体管的阈值电压。
[0164]这里，当制造第一实施例的第三修改示例的半导体器件时，代替参照图16描述的步骤，作为修改示例，可以执行参照图17至图19所述的下列步骤。
[0165]首先，在参照图15所述的步骤之后，如图17所示，在由多晶硅膜形成的导电膜CFl之上形成绝缘膜IF3。可以使用例如CVD方法形成由氮化硅膜形成的绝缘膜IF3。顺便提及，对于绝缘膜IF3的材料，可以代替氮化硅膜而使用由用作帽绝缘膜、硬掩蔽膜或间隔物膜的其它材料形成的绝缘膜。
[0166]然后，如图18所示，通过使用构图的抗蚀剂膜作为掩膜进行刻蚀，处理绝缘膜IF3。因而，在其中形成金属硅化物膜的电容性元件形成区域AR2的区域中，去除绝缘膜IF3。在电容性元件形成区域AR2的除了其中形成金属硅化物膜的区域之外的区域中，留下绝缘膜IF3。顺便提及，如图18所示，在存储器单元形成区域ARl中可以留下绝缘膜IF3。
[0167]然后如图19所示，通过使用构图的抗蚀剂膜作为掩膜进行刻蚀，处理绝缘膜IF3、导电膜CFl和绝缘膜IFl。作为结果，在存储器单元形成区域ARl中，形成有栅极绝缘膜13、控制栅极电极15和在控制栅极电极15之上的由绝缘膜IF3形成的帽绝缘膜CP1。而在电容性元件形成区域AR2中，形成电极16。在电极16的顶表面的一部分之上，形成有由绝缘膜IF3形成的帽绝缘膜CP1。顺便提及，在执行图19所示步骤之后，可以按照与执行图16所示步骤之后相同的方式执行图20所示步骤和后续步骤相同的步骤。
[0168]然后，如图20所示，在存储器单元形成区域ARl和电容性元件形成区域AR2中，在包括控制栅极电极15的表面、电极16的表面和虚设电极DE的表面的半导体衬底10之上形成绝缘膜IF2。在图20中，绝缘膜IF2被示出为一层膜。然而，如在图21中以放大比例所示的那样，绝缘膜IF2例如由氧化硅膜17、氧化硅膜17之上的氮化硅膜18以及形成在氮化硅膜18之上的氧化硅膜19形成，并且这是所谓的ONO膜。可以使用例如CVD方法形成绝缘膜IF2。然后，例如氧化硅膜17的膜厚度为5nm。氮化硅膜18的膜厚度为10nm。氧化硅膜19的膜厚度为5nm。
[0169]绝缘膜IF2的氮化硅膜18是将成为存储器单元形成区域ARl中的存储器晶体管(见图13)的电荷积累膜25的膜。在本第一实施例中，作为电荷积累膜25，使用了氮化硅膜18。然而，作为电荷积累膜25，可以使用具有捕获能级的其它绝缘膜。例如，也可以使用氧化铝膜(矾土膜)作为电荷积累膜25。
[0170]然后如图20所示，在存储器单元形成区域ARl和电容性元件形成区域AR2中，在绝缘膜IF2之上形成例如由多晶硅膜形成的导电膜CF2。可以使用例如CVD方法来形成由多晶娃膜形成的导电膜CF2。
[0171]然后如图22所示，在存储器单元形成区域ARl和电容性元件形成区域AR2中，通过各向异性刻蚀来对例如由多晶硅膜形成的导电膜CF2进行回刻蚀。作为结果，在存储器单元形成区域ARl中，均由导电膜CF2形成的侧壁22a和侧壁22b经由绝缘膜IF2留在侧壁处，即在控制栅极电极15的相对侧上的侧表面处。另一方面，在电容性元件形成区域AR2中，导电膜CF2经由绝缘膜IF2 —体化地留在电极16和虚设电极DE之间、电极16的周缘侧表面处以及虚设电极DE的周缘侧表面处。因而，一体化地形成由留下的导电膜CF2形成的电极23。由此，在平面图中电极16和电极23并不彼此叠置。
[0172]这里，当制造第一实施例的第二修改示例中的半导体器件时，在执行参照图20所述的步骤之后，可以代替参照图22所述的步骤来执行参照图23和图24所述的下列步骤。
[0173]首先，如图23所示，在半导体衬底10上施加抗蚀剂膜PRl之后，使抗蚀剂膜PRl经受曝光/显影处理，由此被构图。执行构图使得实现以下项:在电容性元件形成区域AR2中，在电极16的顶表面中，在其中形成电极23的区域中，导电膜CFl覆盖有抗蚀剂膜PRl ；并且在其它区域中，导电膜CF2露出。
[0174]然后，如图24所示，通过各向异性刻蚀对由多晶硅膜形成的导电膜CF2进行回刻蚀。作为结果，在存储器单元形成区域ARl中，在侧壁处(即在控制栅极电极15的相对侧上的侧表面处)，留下均由导电膜CF2形成的侧壁22a和侧壁22b。另一方面，在电容性元件形成区域AR2中，对例如由多晶硅膜形成的导电膜CF2进行各向异性刻蚀。作为结果，在电极16和虚设电极DE之间、在电极16的周缘侧表面处并且在虚设电极DE的周缘侧表面处，形成有由一体化形成的导电膜CF2形成的电极23。而在电容性元件形成区域AR2中，使用抗蚀剂膜PRl作为掩膜，刻蚀由多晶硅膜形成的导电膜CF2。作为结果，在电极16的顶表面的局部区域中，经由绝缘膜IF2形成有电极23。在此步骤处，在电极16的顶表面的局部区域中，在平面图中电极16和电极23彼此叠置。然后，去除构图的抗蚀剂膜PR1。顺便提及，在执行图24所示步骤之后，可以按照与执行图22所示步骤之后相同的方式执行与图25所示步骤以及后续步骤相同的步骤。
[0175]然后如图25所示，在向半导体衬底10上施加抗蚀剂膜PR2之后，使抗蚀剂膜PR2经受曝光/显影处理。作为结果，对抗蚀剂膜PRl进行构图。执行构图使得实现以下项:在电容性元件形成区域AR2完全被覆盖的同时，存储器单元形成区域ARl被局部地开口。具体而言，执行构图使得露出形成在侧壁即存储器单元形成区域ARl中控制栅极电极15的一侧上的侧表面处的侧壁22b。例如，在图25中，露出了在控制栅极电极15的左手侧上的侧壁处形成的侧壁22b。
[0176]然后，如图26所示，通过使用构图的抗蚀剂膜PR2作为掩膜进行刻蚀，去除在控制栅极电极15的左手侧上的侧壁处露出的侧壁22b。在此步骤处，在控制栅极电极15的右手侧上的侧壁处形成的侧壁22a覆盖有抗蚀剂膜PR2并因而留下而不去除。侧壁22a是将成为存储器栅极电极26的部分(见稍后描述的图27)。此外，同样在电容性元件形成区域AR2中，通过抗蚀剂膜PR2保护电极23，并因而留下而未被去除。然后，去除构图的抗蚀剂膜 PR2。
[0177]随后如图27所示，在存储器单元形成区域ARl和电容性元件形成区域AR2中，刻蚀并由此去除绝缘膜IF2的露出部分即未覆盖有任何电极23和将成为存储器栅极电极26的侧壁22a的绝缘膜IF2的部分。即，在存储器单元形成区域ARl中，留下在控制栅极电极15与存储器栅极电极26之间以及在存储器栅极电极26与半导体衬底10之间的绝缘膜IF2的部分并去除其其它部分。而在电容性元件形成区域AR2中，留下在电极16与电极23之间、在虚设电极DE与电极23之间以及在电极23与半导体衬底10之间的绝缘膜IF2的部分，并去除其其它部分。
[0178]因而，在存储器单元形成区域ARl中，仅在侧壁处(即在控制栅极电极15的右手侧上的侧表面处)，经由绝缘膜IF2留下由导电膜CF2形成的侧壁22a，从而导致形成侧壁形存储器栅极电极26。而留下绝缘膜IF2在控制栅极电极15与存储器栅极电极26之间的部分以及在存储器栅极电极26与半导体衬底10之间的部分。留下的绝缘膜IF2成为绝缘膜27a。在此步骤处，在绝缘膜27a中，形成绝缘膜27a(见图21)的氮化硅膜18成为电荷积累膜25 (见图13)。
[0179]另一方面，在电容性元件形成区域AR2中，留下绝缘膜IF2在电极16与电极23之间的部分、在虚设电极DE与电极23之间的部分以及在电极23与半导体衬底10之间的部分。留下的绝缘膜IF2成为电容性绝缘膜27。电容性绝缘膜27由氧化硅膜17、氮化硅膜18以及氧化硅膜19形成(见图21)。然后，电极16、电极23和电容性绝缘膜27形成电容性元件。
[0180]顺便提及，在此时间点，导电膜CFl由多晶硅膜形成。因此，存储器单元的存储器栅极电极26和电容性元件的电极23均由多晶硅膜形成。
[0181]然后如图28所示，通过使用光刻技术和离子注入方法，在存储器单元形成区域ARl中形成有与控制栅极电极15和存储器栅极电极26对准的浅低密度杂质扩散区域28。浅低密度杂质扩散区域28是掺杂有诸如磷或砷的η型杂质的η型半导体区域。
[0182]随后，如图29所示，在半导体衬底10之上形成有由氧化硅膜形成的绝缘膜。由氧化硅膜形成的该绝缘膜可以使用例如CVD方法形成。然后，对该绝缘膜进行各向异性刻蚀，由此形成侧壁29a和2%。在存储器单元形成区域ARl中，在侧壁处即控制栅极电极15的左手侧上的侧表面处，并且在侧壁处即存储器栅极电极26的右手侧上的侧表面处，形成有由绝缘膜形成的侧壁29a。另一方面，在电容性元件形成区域AR2中，在侧壁处即在电极23的侧表面处，形成有由绝缘膜形成的侧壁29b。形成侧壁29a和29b的每个绝缘膜由氧化硅膜的单层膜形成。然而，绝缘膜并不限于此，而是可以由例如氮化硅膜和氧化硅膜的叠置膜形成。
[0183]这里，当制造第一实施例的第二修改示例中的半导体器件时，在参照图29所述的步骤中，在电容性元件形成区域AR2中，在形成在电极16的顶表面处的电极23的部分的侧壁处，形成有侧壁29c (见图8)。
[0184]然后如图30所示，通过使用光刻技术和离子注入方法，在存储器单元形成区域ARl中，形成有与侧壁29a对准的深高密度杂质扩散区域30。深高密度杂质扩散区域30是掺杂有诸如磷或砷之类的η型杂质的η型半导体区域。深高密度杂质扩散区域30和浅低密度杂质扩散区域28形成存储器单元的源极区域和漏极区域。因而，源极区域和漏极区域均由浅低密度杂质扩散区域28和深高密度杂质扩散区域30形成。作为结果，源极区域和漏极区域可以形成为LDD结构。在因而形成高密度杂质扩散区域30之后，执行在约1000°C的热处理。作为结果，激活掺杂的杂质。
[0185]然后如图31所示，在控制栅极电极15、存储器栅极电极26、电极16、电极23、虚设电极DE和作为源极区域和漏极区域的高密度杂质扩散区域30的表面处，形成有金属硅化物膜33。
[0186]首先，在存储器单元形成区域ARl和电容性元件形成区域AR2中，在半导体衬底10之上形成由例如钴膜形成的金属膜。在此步骤处，在存储器单元形成区域ARl中，形成金属膜，使得与露出的控制栅极电极15和存储器栅极电极26直接接触。类似地，金属膜也与深高密度杂质扩散区域30直接接触。另一方面，在电容性元件形成区域AR2中，金属膜与电极16的部分和电极23的部分直接接触。可以使用例如溅射方法形成由例如钴膜形成的金属膜。金属膜的膜厚度例如为10nm。
[0187]然后，对半导体衬底10执行第一热处理。然后，清洗半导体衬底10的表面。通过APM (氢氧化铵过氧化氢混合清洗)清洗和HPM清洗执行该清洗。APM清洗是利用包括氢氧化铵(NH4OH)/过氧化氢(H2O2)/纯水(H2O)的混合化学剂的清洗，并具有去除颗粒或有机物质的大的效果。另一方面，HPM清洗是利用包括盐酸(HCl)/过氧化氢(H2O2)/纯水(H2O)的混合化学剂的清洗，并具有去除金属的大的效果。随后，在清洗之后执行第二热处理。
[0188]作为结果，如图31所示，在存储器单元形成区域ARl中，在控制栅极电极15的表面以及存储器栅极电极26的表面处，由多晶硅膜形成的导电膜CFl和CF2以及由钴膜形成的金属膜彼此相互作用，从而导致形成由硅化钴膜形成的金属硅化物膜33。作为结果，控制栅极电极15形成为由多晶硅膜形成的导电膜CFl和由硅化钴膜形成的金属硅化物膜33的叠置结构。而存储器栅极电极26形成为由多晶娃膜形成的导电膜CF2和由娃化钴膜形成的金属硅化物膜33的叠置结构。形成由硅化钴膜形成的金属硅化物膜33，用于减小控制栅极电极15和存储器栅极电极26的电阻。此外，栅极绝缘膜13、控制栅极电极15、存储器栅极电极26和绝缘膜27a形成存储器单元。
[0189]类似地，通过热处理，同样在高密度杂质扩散区域30的表面处，由硅形成的高密度杂质扩散区域30和由钴膜形成的金属膜彼此相关作用，导致形成由硅化钴膜形成的金属硅化物膜33。由此，同样在高密度杂质扩散区域30中，可以实现更低的电阻。
[0190]另一方面，在电容性元件形成区域AR2中，在电极16的表面、虚设电极DE的表面以及电极23的表面处，由多晶硅膜形成的导电膜CFl和CF2与由钴膜形成的金属膜彼此相互作用，导致形成由硅化钴膜形成的金属硅化物膜33。作为结果，电极16和虚设电极DE均形成为由多晶硅膜形成的导电膜CFl和由硅化钴膜形成的金属硅化物膜33的叠置结构。而电极23形成为由多晶娃膜形成的导电膜CF2和由娃化钴膜形成的金属娃化物膜33的叠置结构。形成由硅化钴膜形成的金属硅化物膜33，用于减小电极16、虚设电极DE和电极23的电阻。
[0191]然后，将未反应的金属膜从半导体衬底10之上去除。顺便提及，在本第一实施例中，已经对其中将硅化钴膜形成为金属硅化物膜33的示例给出描述。然而，也可以接受的是，作为金属硅化物膜33，代替硅化钴膜地形成例如硅化镍膜或硅化钛膜。
[0192]按照至此描述的方式，在存储器单元形成区域ARl中可以形成存储器单元，并且在电容性元件形成区域AR2中可以形成本第一实施例中的电容性元件。
[0193]顺便提及，当制造第一实施例的第三修改示例中的半导体器件时，在参照图31所述的步骤中，如前面参照图11所述的那样，并不在电极16的顶表面的其中形成帽绝缘膜CPl的区域中形成金属硅化物膜33。
[0194]然后，将参照图12描述布线步骤。如图12所示，在半导体衬底10的前表面1a之上，形成有层间绝缘膜34。层间绝缘膜34例如由氧化硅膜形成并且可以使用例如使用TEOS(正硅酸乙酯)作为原材料的CVD方法形成。然后，使用例如CMP方法对层间绝缘膜34的表面进行平坦化。
[0195]随后，使用光刻技术和蚀刻技术，在层间绝缘膜34中形成接触孔CH1、CH2和CH4。在此步骤处，在存储器单元形成区域ARl中，形成有穿透层间绝缘膜34并到达源极区域或漏极区域的接触孔CH4。而在电容性元件形成区域AR2中，形成有接触孔CHl和CH2。接触孔CHl穿透层间绝缘膜34并到达电极16。此外，接触孔CH2穿透层间绝缘膜34并到达形成在与电极16侧相对的虚设电极DE的侧表面处的电极23的部分。
[0196]然后，在包括接触孔CHl、CH2和CH4的底表面和内壁的层间绝缘膜34之上，形成有钛/氮化钛膜。由钛膜和氮化钛膜的叠置膜形成钛/氮化钛膜并且可以使用例如溅射方法形成钛/氮化钛膜。钛/氮化钛膜具有防止例如钨扩散到硅中的所谓的势垒性质，钨是在后续步骤中待嵌入的膜材料。
[0197]随后，完全在半导体衬底10的前表面1a之上形成作为导电膜的钨膜，使得填充接触孔CH1、CH2和CH4。可以使用例如CVD方法形成钨膜。然后，通过使用例如CMP方法去除形成在层间绝缘膜34之上的钨膜和钛/氮化钛膜的不必要部分。作为结果，可以形成插塞 PG1、PG2 和 PG4。
[0198]其中，在电容性元件形成区域AR2中，形成插塞PGl和PG2。作为插塞PG1，形成有嵌入在接触孔CHl中并与电极16电耦合的导电膜形成的插塞PGl。作为插塞PG2，形成有嵌入在接触孔CH2中并与电极23电耦合的导电膜形成的插塞PG2。顺便提及，作为插塞PGl,形成有与形成在电极16的表面之上的金属娃化物膜33接触的插塞PGl,并且作为插塞PG2，形成有与形成在电极23之上的金属硅化物膜33接触的插塞PG2。
[0199]然后，在层间绝缘膜34之上，依次形成插塞PG1、PG2和PG4，例如钛/氮化钛膜、含铜的铝膜和钛/氮化钛膜。可以使用例如溅射方法形成这些膜。随后，通过使用光刻技术和刻蚀技术，对这些膜进行构图，由此形成导线HL1、HL2和HL4。导线HLl与插塞PGl电耦合；导线HL2与插塞PG2电耦合；并且导线HL4与插塞PG4电耦合。此外，在导线的叠置层处，形成导线。然而，省略这里的描述。因而，最终可以形成本第一实施例中的半导体器件。
[0200]<关于电极和插塞之间的耦合>
[0201]将参照附图描述对比示例I和对比示例2的半导体器件。图32是示出对比示例I的半导体器件的截面图。图33是示出对比示例2的半导体器件的截面图。图32和图33均为示出闪速存储器的存储器单元的结构和模拟电路等中形成的电容性元件的结构的截面图。
[0202]在对比示例I的半导体器件中，存储器单元形成区域ARl中的相应部分以及电容性元件形成区域AR2中除了下电极116、上电极123、接触孔CH102和插塞PG102外的相应部分与第一实施例的半导体器件的相应部分相同。而在对比示例2的半导体器件中，存储器单元形成区域ARl中的相应部分以及电容性元件形成区域AR2中除了下电极116、上电极123、接触孔CH102和插塞PG102外的相应部分与第一实施例的半导体器件的相应部分相同。
[0203]在对比示例I的半导体器件中，尽管未示出，但在平面图中下电极116和上电极123具有不同的矩形形状，并且具有叠置区域和非叠置区域，在叠置区域中下电极116和上电极123在平面图中彼此叠置，在非叠置区域中下电极116和上电极123在平面图中彼此不叠置。即，在图32的X轴方向上，下电极116的长度比上电极123的长度短。在与X轴方向交叉的Y轴方向(与图32的纸面垂直的方向)上，下电极116的长度比上电极123的长度长。在其中平面图中下电极116与上电极123彼此叠置的因而配置的叠置区域中，形成电容性兀件。然后，在下电极116的非叠置区域中，形成有与下电极116电稱合的插塞(未示出)。而在上电极123的非叠置区域中，形成有穿透层间绝缘膜34并到达上电极123的接触孔CH102，并形成有由嵌入在接触孔CH102中的导电膜形成并与上电极123电耦合的插塞 PG102。
[0204]如图32所示，下电极116由多晶硅膜形成的导电膜CFl以及在导电膜CFl的表面之上形成的金属硅化物膜33形成。另一方面，在上电极123的台阶区域的侧壁处，形成有由绝缘膜形成的侧壁129。在上电极123的台阶区域的表面之上，不形成金属硅化物膜33。由此，台阶区域中的上电极123具有高电阻。因而，在上电极123的非叠置区域中形成的插塞PG102无法在低电阻下与上电极123的叠置区域电耦合。因此，插塞PG102和上电极123无法在低电阻下彼此电耦合。
[0205]另一方面，在对比示例2的半导体器件中，在平面图中，下电极116和上电极123具有不同的矩形形状。然而，在平面图中，将上电极123形成为被包括在其中形成下电极116的区域中。在平面图中，上电极123遍及整个表面地覆盖下电极116。由此，在对比示例2的半导体器件中，下电极116具有其中平面图中下电极116和上电极123彼此叠置的叠置区域和其中平面图中下电极116和上电极123彼此不叠置的非叠置区域。然后，在下电极116的非叠置区域中形成与下电极116电耦合的插塞(未示出)。而在下电极116的叠置区域中形成与上电极123电耦合的插塞PG102。此外，在上电极123的整个表面之上形成金属硅化物膜33。因此，插塞PG102和上电极123可以在低电阻下彼此电耦合。
[0206]然而，在对比示例2的半导体器件中，电容性元件的厚度变为下电极116的厚度、电容性绝缘膜27的厚度和上电极123的厚度的总和。而形成下电极116的导电膜CFl的厚度等于形成控制栅极电极15的导电膜CFl的厚度。由此，电容性元件的上电极123的顶表面的高度位置比例如存储器单元中的控制栅极电极15的顶表面的高度位置更高，并且比存储器单元中的源极区域或漏极区域的顶表面的高度位置更高。即，在电容性元件之上的导线HL2的底表面与电容性元件的上电极123的顶表面之间的厚度方向上的距离DSTl比在存储器单元之上的导线HL4的底表面与控制栅极电极15的顶表面之间的厚度方向上的距离DST2更短，并且比导线HL4的底表面与源极区域或漏极区域的顶表面之间的厚度方向上的距离DST3更短。
[0207]因此，当穿透层间绝缘膜34并到达源极区域或漏极区域的接触孔CH4和穿透层间绝缘膜34并到达上电极123的顶表面的接触孔CH102在同一步骤中形成时，接触孔CH102可以穿透上电极123和电容性绝缘膜27以到达下电极116。在这样的情况下，由嵌入在接触孔CH102中的导电膜形成的插塞PG102可以引起上电极123与下电极116之间的短路，导致半导体器件的性能降低。
[0208]此外，当半导体衬底10的顶表面与导线HL2或HL4的底表面之间的高度随着半导体器件的小型化而减小时，导线HL2的底表面与上电极123的顶表面之间的厚度方向上的距离减少的比率大于导线HL4的底表面与源极区域或漏极区域的顶表面之间的厚度方向上的距离减少的比率。这导致以下情况的更大可能性:由嵌入在接触孔CH102中的导电膜形成的插塞PG102引起上电极123与下电极116之间的短路。因此，半导体器件的性能进一步降低。
[0209]<本实施例的主要特征和效果>
[0210]另一方面，在本第一实施例中，接触孔CH2穿透层间绝缘膜34并到达电极23的在与电极16侧相对的虚设电极DE的侧表面处形成的部分。此外，在本第一实施例中，由嵌入在接触孔CH2中的导电膜形成的插塞PG2穿透层间绝缘膜34并与电极23的在与电极16侧相对的虚设电极DE的侧表面处形成的部分直接电耦合。在电极23的与电极16侧相对的虚设电极DE侧上的部分处，以虚设电极DE作为核心部分形成有作为侧壁的电极23。在这样的配置的情况下，插塞PG2可以经由形成在电极23的表面处并具有相对较小电阻的金属硅化物膜33与电极23的任意部分电耦合。由此插塞PG2可以在低电阻下与电极23的任意部分电耦合。
[0211]而在本第一实施例中，在平面图中，电极23的在与电极16侧相对的虚设电极DE的侧表面处形成的部分不叠置电极16。因此，接触孔CH2并不穿透层间绝缘膜34、电极23和电容性绝缘膜27而到达电极16。因而，由嵌入在接触孔CH2中的导电膜形成的插塞PG2并不引起电极23与电极16之间的短路。因此，可以改善半导体器件的性能。
[0212]顺便提及，如图8所示，在第一实施例的第二修改示例中，在电极23的形成于电极16的顶表面之上的部分的侧表面处，形成有由绝缘膜形成的侧壁29c。然而，与图32所示对比示例I中在上电极123的台阶区域中形成与由绝缘膜形成的侧壁129所在的侧表面的高度相比，第一实施例的第二修改示例中形成侧壁29c所在的侧表面的高度更小。由此，与插塞PG102与下电极123在低电阻下无法彼此电耦合的情况相比，在第一实施例的第二修改示例中，插塞PG2与电极23可以在低电阻下彼此电耦合。
[0213]第二实施例
[0214]在第一实施例中，示出了其中形成虚设电极DE并且插塞PG2与电极23的在虚设电极DE的侧表面处形成的部分电耦合的示例(见图3)。另一方面，在第二实施例中，将对其中不形成虚设电极DE并且在电极16中形成开口 0P2使得插塞PG2与形成在电极16中形成的开口 0P2的内部中的电极23电耦合的示例给出描述(见稍后描述的图35)。
[0215]图34是示出第二实施例中的电容性元件的平面图。图35是示出第二实施例中的电容性元件的截面图。图35是沿着图34的线A-A的截面图。如图34和图35所示，除了电极16、电极23、插塞PGl和插塞PG2的布局之外,本第二实施例的半导体器件可以设定成与第一实施例的半导体器件相同。
[0216]如图34和图35所示，半导体器件具有由在元件隔离区域11之上形成的导电膜CFl形成，但与第一实施例不同的是，不具有虚设电极DE (见图3)。另一方面，与第一实施例不同，半导体器件具有穿透电极16的开口 0P2。然后，半导体器件具有形成在开口 0P2内部的导电膜CF2和一体化地形成在电极16的周缘侧表面处的导电膜CF2形成的电极23。电极23由例如多晶硅膜形成的导电膜CF2和形成在导电膜CF2的表面处的例如硅化钴膜形成的金属娃化物膜33形成。
[0217]顺便提及，与第一实施例一样，在电极16与电极23之间形成有由绝缘膜IF2形成的电容性绝缘膜27。然后，电极16、电极23和电容性绝缘膜27形成电容性元件。以使得覆盖电极16、电极23和电容性绝缘膜27形成的电容性元件这样的方式形成层间绝缘膜34。在层间绝缘膜34中，形成有作为耦合孔的接触孔CHl和CH2。
[0218]接触孔CHl穿透层间绝缘膜34并到达电极16。插塞PGl由嵌入在接触孔CHl中的导电膜形成并与电极16直接电耦合。
[0219]接触孔CH2穿透层间绝缘膜34并到达电极23。插塞PG2由嵌入在接触孔CH2中的导电膜形成并且与电极23直接电耦合。在这样的配置的情况下，由嵌入在接触孔CH2中的导电膜形成的插塞PG2可以经由形成在电极23的表面处并具有相对较小电阻的金属硅化物膜33而与电极23的任意部分电耦合。由此，插塞PG2可以在低电阻下与电极23的任意部分电f禹合。
[0220]同样在本第二实施例中，在平面图中电极16和电极23形成在不同区域中。这样的配置消除了接触孔CH2穿透电极23并到达电极16的担心。这可以防止电极23与电极16之间经由插塞PG2电短路。
[0221]优选地，半导体器件具有穿透电极16的多个开口 0P2和形成在多个开口 0P2的各自内部中的电极23。多个开口 0P2分别在Y轴方向延伸并且在X轴方向上排列。因而，半导体器件具有穿透电极16的多个开口 0P2和形成在多个开口 0P2的各自内部的电极23。这导致与电极16的侧表面相对的电极23的侧表面的更大面积。由此可以容易地增加电容性元件的容量。
[0222]顺便提及，与第一实施例一样，当对导电膜CFl进行构图时，防止开口 0P2穿透导电膜CF1。这也可适用于第二实施例和第二实施例的各个修改示例。在此步骤处，半导体器件具有形成在电极16中的开口 0P2。
[0223]<电容性元件的第一修改示例>
[0224]图36是示出第二实施例的第一修改示例中的电容性元件的平面图。图37是示出第二实施例的第一修改示例的电容性元件的截面图。图37是沿着图36的线A-A的截面图。
[0225]本第一修改示例中的电容性元件与参照图34和图35描述的第二实施例中的电容性元件的不同之处在于，电极23不仅形成在穿透电极16的各开口 0P2的内部和电极16的周缘侧表面中，而且形成在电极16的顶表面的局部区域中。本第一修改示例中的电容性元件在其它方面与第二实施例中的电容性兀件相同。
[0226]如图36所示，电极16在平面图中具有矩形形状并且一体化地形成。顺便提及，同样在本第一修改不例中，与第二实施例一样，不形成虚设电极DE (见图3)。
[0227]除了开口 0P2的内部以及电极16的周缘侧表面之外，电极23也形成在电极16的顶表面的局部区域中。此外，在形成于电极16的顶表面之上的电极23的部分的侧表面处，形成有由绝缘膜形成的侧壁29c。
[0228]在本第一修改示例中，各接触孔CH2穿透层间绝缘膜34并到达平面图中覆盖开口0P2的区域中的电极23。此外，由嵌入在接触孔CH2中的导电膜形成的插塞PG2与平面图中覆盖开口 0P2的区域中的电极23电耦合。作为结果，即使当接触孔CH2穿透层间绝缘膜34使得对电极23过刻蚀时，可以防止接触孔CH2穿透电容性绝缘膜27并到达电极16。这可以防止由嵌入在接触孔CH2中的导电膜形成的插塞PG2引起电极16与电极23之间的短路。由此可以改善半导体器件的性能。
[0229]同样在本第一修改示例中，与第二实施例一样，插塞PG2可以与电极23的任意部分电耦合。这可以放置电极16与电极23之间的电短路。因此可以容易地对准接触孔CH2。
[0230]另一方面，在第一修改示例中，与第二实施例相比，电极16的顶表面与电极23的底表面彼此相对。由此,可以容易地增加电容性元件的容量。
[0231]然后，将对其中改变形成电极23的导电膜CF2的厚度与开口 0P2的开口宽度的比率的情况给出描述。
[0232]图38是示出又一示例中的电容性元件的平面图。图39和图40均为示出又一示例中的电容性元件的截面图。图39和图40均为沿着图38的线A-A的截面图。
[0233]顺便提及，在图38至图40所示示例中，将对其中形成穿透电极16的两个开口 0P2的情况给出描述。
[0234]开口 0P2的开口宽度称为开口宽度WTl，并且形成电极23的导电膜CF2的厚度称为厚度TH1。然后，在图39所示示例中，假设下列表达式(I)成立:
[0235]WTl ^ 2 X THl 表达式(I)。
[0236]在这种情况下，如图39所示，开口 0P2的内部可以利用导电膜CF2填充。当开口0P2的内部因而填充有导电膜CF2时，由嵌入在接触孔CH2中的导电膜形成的插塞PG2与平面图中覆盖开口 0P2的区域中的电极23电耦合，该接触孔CH2穿透层间绝缘膜34并到达平面图中覆盖开口 0P2的区域中的电极23。作为结果，即使当接触孔CH2穿透层间绝缘膜34使得电极23过刻蚀时，也可以防止电极16与电极23之间通过由嵌入在接触孔CH2中的导电膜形成的插塞PG2短路。由此可以改善半导体器件的性能。
[0237]顺便提及，在图39中，开口 0P2的开口宽度WTl示出为在开口 0P2的侧表面处形成有电容性绝缘膜27的开口宽度(这也适用于图40)。
[0238]另一方面，即使当导电膜的厚度THl和开口宽度WTl不满足表达式(I)时，如图40所示，也可以进一步利用由绝缘膜形成的侧壁29d填充导电膜CF2的每个间隙。这里，形成侧壁29d的绝缘膜的厚度设定在厚度TH2，其等于形成侧壁29c的绝缘膜的厚度。在这种情况下，在图40所示示例中，假设下列表达式(2)成立:
[0239]2 X THKffTl ^ 2 X (TH1+TH2) 表达式(2)
[0240]在这种情况下，如图40所示，在开口 0P2的底表面和侧表面处形成导电膜CF2。形成侧壁29d的绝缘膜形成在开口 0P2的内部中以及导电膜CF2之上。由此，开口 0P2的内部可以经由导电膜CF2填充有侧壁29d。即使当开口 0P2的内部经由导电膜CF2填充有侧壁29d时，嵌入在接触孔CH2中的插塞PG2与在平面图中覆盖开口 0P2的区域中的电极23电耦合，该接触孔CH2穿透层间绝缘膜34并到达在平面图中覆盖开口 0P2的区域中的电极23。作为结果，即使当接触孔CH2穿透层间绝缘膜34使得电极23过刻蚀时，也可以防止电极16与电极23之间通过由嵌入在接触孔CH2中的导电膜形成的插塞PG2短路。由此可以改善半导体器件的性能。
[0241]<电容性元件的第二修改示例>
[0242]图41是示出第二实施例的第二修改示例中的电容性元件的平面图。图42是示出第二实施例的第二修改示例中的电容性元件的截面图。图42是沿着图41的线A-A的截面图。
[0243]本第二修改示例的电容性元件与参照图34和图35描述的第二实施例的半导体器件的不同之处在于，帽绝缘膜CPl形成在电极16的顶表面的局部区域中。在其它方面，本第二修改示例的电容性元件与第二实施例的电容性元件相同。
[0244]如图41和图42所示，在电极16的布置在围绕开口 0P2的区域中的部分之上，形成有帽绝缘膜CPl。帽绝缘膜CPl由诸如氮化硅膜的绝缘膜IF3形成。
[0245]顺便提及，在电极16的顶表面的其中形成帽绝缘膜CPl的区域中未形成有金属硅化物膜33。另一方面，在插塞PGl的附近的电极16的顶表面区域中，形成金属硅化物膜33，而不形成帽绝缘膜CPl。
[0246]同样在本第二修改示例中，与第二实施例一样，插塞PG2可以在低电阻下与电极23的任意部分耦合。因而可以防止电极16与电极23之间通过插塞PG2短路。作为结果，可以容易地增加电容性元件的容量。
[0247]另一方面，在本第二修改示例中，在平面图中经由电容性绝缘膜27与电极23接触的电极16的区域覆盖有帽绝缘膜CP1。因此，在本第二修改示例中，与第二实施例相比，可以更可靠地防止电极16与电极23之间的电短路。
[0248]<用于制造半导体器件的方法>
[0249]关于本第二实施例的用于制造半导体器件的方法，可以执行与第一实施例中参照图14至图16、图20至图22、图25至图31和图12描述的步骤相同的步骤。
[0250]然而，在本第二实施例中，当在与参照图16所述的步骤相同的步骤中对导电膜CFl进行构图时，形成开口 0P2(见图35)。此外，在与参照图20所述步骤相同的步骤中，在包括每个开口 0P2的内部和电极16的表面的半导体衬底10之上形成绝缘膜IF2。而在与参照图22所述步骤相同的步骤中，对导电膜CF2进行回刻蚀。作为结果，导电膜CFl经由绝缘膜IF2留在每个开口 0P2的内部和电极16的周缘侧表面处。此外，在与参照图12所述步骤的相同步骤中，以使得穿透层间绝缘膜34并到达在平面图中覆盖开口 0P2的区域中的开口 0P2的内部中形成的电极23这样的方式来形成接触孔CH2，并且将插塞PG2与形成在每个开口 0P2内部中的电极23电耦合。
[0251 ] <本实施例的主要特征和效果>
[0252]在本第二实施例中，在穿透电极16的开口 0P2的每个内部中形成电极23。然后，在本第二实施例中，与第一实施例一样，由嵌入在接触孔CH2中的导电膜形成的插塞PG2穿透层间绝缘膜34并与形成在开口 0P2内部中的电极23电耦合。在形成于每个开口的内部中的电极23的表面处，形成有金属硅化物膜33。利用这样的配置，插塞PG2可以经由形成在电极23表面处的具有相对较小电阻的金属娃化物膜33,而与形成在每个开口 0P2内部中的电极23的任意部分电耦合。由此，插塞PG2可以在低电阻下与形成在每个开口 0P2内部中的电极23的任意部分耦合。
[0253]此外，在本第二实施例中，在每个开口 0P2内部中形成的电极23在平面图中不叠置电极16。因此，接触孔CH2不穿透层间绝缘膜34、电极23和电容性绝缘膜27而到达电极16，并且由嵌入在接触孔CH2中的导电膜形成的插塞PG2并不引起电极23与电极16之间的短路。因此可以改善半导体器件的性能。
[0254]第三实施例
[0255]在第一实施例中，示出了其中形成虚设电极DE并且插塞PG2与电极23的在虚设电极DE的侧表面处形成的部分电耦合的示例(见图3)。另一方面，在第三实施例中，将对其中不形成虚设电极DE并且每个插塞PG3与电极23的布置在相邻线部分LPl之间的部分电耦合的示例给出描述(见稍后描述的图43)。
[0256]图43是示出第三实施例中的电容性元件的平面图。顺便提及，图43的沿线A-A的截面图与参照图5描述的第一实施例的第一修改示例中的电容性元件的截面图。如图43和图5所示，除了未形成虚设电极DE (见图3)外，可以设定本第三实施例的电容性元件与第一实施例的第一修改示例中的电容性元件相同。
[0257]因此，在本第三实施例中，不形成第一实施例的第一修改示例中的插塞PG2(见图4)，仅形成插塞PGl和插塞PG3。
[0258]同样在本第三实施例中，与第一实施例一样，每个插塞PG3可以在低电阻下与电极23的布置在相邻线部分LPl之间的部分电耦合。这可以防止电极16与电极23之间电短路。因此可以容易地增加电容性元件的容量。
[0259]另一方面，在本第三实施例中，与第一实施例的第一修改示例一样，与第一实施例相比，线部分LPl的宽度变得更大，而插塞PGl可以与线部分直接电耦合。由此插塞PGl可以在更低电阻下与电极16电耦合。
[0260]顺便提及，与第一实施例一样，当对导电膜CFl构图时，防止形成在相邻线部分LPl之间的开口 OPl (见图6)穿透导电膜CF1。这也可适用于第三实施例和第三实施例的各个修改示例。在这种情况下，电极16包括耦合部分CN1，如图6所示耦合部分CNl耦合相邻线部分LPl的底部。
[0261]<电容性元件的第一修改示例>
[0262]图44是示出第三实施例的第一修改示例中的电容性元件的平面图。顺便提及，沿着图44的线A-A的截面图与参照图5所述的第一实施例的第一修改示例的电容性元件的截面图相同。
[0263]本第一修改示例中的电容性元件与参照图43所述的第三实施例中的电容性元件的不同之处在于，布置线部分LP2，以及多个插塞PGl不仅与多个线部分LPl的各个线部分而且与线部分LP2直接电耦合。在其它一些方面，本第一修改示例中的电容性元件与第三实施例中的电容性元件相同。
[0264]如图44所示，电极16包括多个线部分LPl和线部分LP2。在平面图中，多个线部分LPl分别在Y轴方向上延伸并且在X轴方向上排列。在平面图中，线部分LP2在X轴方向上延伸并且在Y轴方向上与多个线部分LPl的一侧上的端部耦合。利用这样的配置，多个线部分LPl经由线部分LP2彼此电耦合。包括多个线部分LPl和线部分LP2的电极16在平面图中具有梳状形状。
[0265]接触孔CHl穿透层间绝缘膜34(见图5)，并且不仅到达多个线部分LPl而且到达线部分LP2。插塞PGl均由嵌入在各接触孔CHl中的导电膜形成，而且不仅与多个线部分LPl而且与线部分LPl电耦合。
[0266]同样在本第一修改不例中，与第三实施例一样，插塞PG3可以在低电阻下与电极23的任意部分电耦合。这可以放置电极16与电极23之间电短路。因此，可以容易地增加电容性元件的容量。
[0267]另一方面，在本第一修改不例中，与第三实施例相比，与电极16的侧表面相对的电极23的侧表面的面积增加。由此可以容易地增加电容性元件的容量。此外，在本第一修改示例中，与第三实施例相比，与电极16直接电耦合的插塞PGl的数量增加。由此插塞PGl可以在更低电阻下与电极16电耦合。
[0268]<电容性元件的第二修改示例>
[0269]图45是示出第三实施例的第二修改示例中的电容性元件的平面图。图46是示出第三实施例的第二修改示例中的电容性元件的截面图。图46是沿着图45的线A-A的截面图。
[0270]本第二修改示例的电容性元件与参照图44和图45所述的第三实施例的第一修改示例的电容性元件的不同之处在于，帽绝缘膜CPl形成在电极16的顶表面的局部区域中。在其它一些方面，本第二修改示例的电容性元件与第三实施例的第一修改示例中的电容性元件相同。
[0271]如图45和图46所示，帽绝缘膜CPl至少形成在线部分LPl之上并且在线部分LP2的一部分之上(即在电极16的一部分之上)的、平面图中经由电容性绝缘膜27与电极23接触的区域中。帽绝缘膜CPl由诸如氮化硅膜之类的绝缘膜IF3形成。
[0272]顺便提及，在其中形成帽绝缘膜CPl的每个线部分LPl的顶表面区域中，未形成有金属硅化物膜33。另一方面，在插塞PGl附近的线部分LP2的顶表面区域中，形成有金属硅化物膜33，而未形成有帽绝缘膜CPl。
[0273]此外，在本第二修改示例中，在线部分LPl之上不形成金属硅化物膜33。由此，插塞PGl不与线部分LPl直接电耦合，而与线部分LP2直接电耦合。
[0274]同样在本第二修改不例中，与第三实施例的第一修改不例一样，插塞PG3可以在低电阻下与电极23的任意部分电耦合。因而可以防止电极16与电极23之间通过插塞PG3电短路。因此可以容易地增加电容性元件的容量。
[0275]另一方面，在本第二修改示例中，经由电容性绝缘膜27与电极23接触的电极16的区域覆盖有帽绝缘膜CP1。因此，在本第二修改示例中，与第三实施例的第一修改示例相t匕，可以更可靠地防止彼此相邻的电极16与电极23之间电短路。
[0276]<用于制造半导体器件的方法>
[0277]对于本第三实施例的用于制造半导体器件的方法，可以执行与第一实施例中参照图14至图16、图20至图22、图25至图31和图12所述步骤相同的步骤。
[0278]然而，在本第三实施例中，当在与参照图16所述步骤相同的步骤中对导电膜CFl进行构图时，不形成虚设电极DE (见图16)，并且包括分别在Y轴方向延伸并在X轴方向排列(见图43)的多个线部分LPl的电极16由导电膜CFl形成。此外，在与参照图20所述步骤相同的步骤中，不形成虚设电极DE(见图16)。由此，在包括电极16的表面的半导体衬底10之上形成有绝缘膜IF2。此外，在与参照图22所述步骤相同的步骤中，不形成虚设电极DE (见图22)。由此，对导电膜CF2进行回刻蚀，由此将导电膜CFl经由绝缘膜IF2留在电极16的周缘侧表面处。而且，在与参照图12所述步骤相同的步骤中，以使得穿透层间绝缘膜34并到达布置在相邻线部分LPl之间的电极23的部分这样的方式形成接触孔CH3。因而，插塞PG3与布置在相邻线部分LPl之间的电极23的部分电耦合。
[0279]<本实施例的主要特征和效果>
[0280]在本第三实施例中，与第一实施例一样，由嵌入在每个接触孔CH3中的导电膜形成的接触插塞PG3穿透层间绝缘膜34，并且与布置在相邻线部分LPl之间的电极23的部分直接电耦合。在电极23的布置在相邻线部分LPl之间的部分处，形成有金属硅化物膜33。利用这样的配置，插塞PG3可以经由在电极23表面处形成的具有相对较小电阻的金属硅化物膜33与电极23的任意部分电耦合。由此，插塞PG3可以在低电阻下与电极23的任意部分电I禹合。
[0281]此外，在本第三实施例中，电极23在平面图中不与电极16叠置。因此，接触孔CH3不穿透层间绝缘膜34、电极23和电容性绝缘膜27而到达电极16。此外，电极23和电极16不通过由嵌入在接触孔CH3中的导电膜形成的插塞PG3短路。因此可以改善半导体器件的性能。
[0282]第四实施例
[0283]在第一实施例中，示出了其中一个电容性元件形成在元件隔离区域之上的示例。在第四实施例中，将对其中多个电容性元件形成在导电半导体衬底之上的配置给出描述。
[0284]本第四实施例中的电容性元件的平面布局与参照图2所述的第一实施例中的电容性元件的平面布局相同。本第四实施例和第一实施例之间的不同之处出现在截面图中。
[0285]图47是第四实施例中的电容性元件的截面图。图47对应于沿着图2的线A-A的截面图。
[0286]如图47所示，在半导体衬底10中，形成有元件隔离区域11。在插入在元件隔离区域11之间的有源区域中，形成有电容性元件。即，本第四实施例的半导体器件具有包括半导体衬底10作为电极的下电极、包括形成在半导体衬底10之上的绝缘膜IFl的电容性绝缘膜14和包括形成在电容性绝缘膜14之上的电极16的上电极。然后，包括半导体衬底10作为电极的下电极、电容性绝缘膜14和包括电极16的上电极形成第一电容性元件。
[0287]此外,与第一实施例一样，电极16、电容性绝缘膜27和电极23形成第二电容性兀件。
[0288]顺便提及，尽管未示出，但包括半导体衬底10作为电极的下电极、电容性绝缘膜27和包括电极23的上电极也可以形成第三电容性元件。
[0289]用于制造本第四实施例中的半导体器件的方法与用于制造第一实施例中的电容性元件的方法相同，除了电容性元件形成在作为插入在元件隔离区域11之间的有源区域的半导体衬底10之上。
[0290]在本第四实施例中，形成第一电容性元件和第二电容性元件。因此，第一电容性元件和第二电容性元件彼此并联耦合。作为结果，可以形成占用面积等于第一实施例中且容量值大于第一实施例中的电容性元件。第一电容性元件和第二电容性元件的并联耦合可以通过将半导体衬底10与电极23设定在同一电位来实现。
[0291]顺便提及，在本第四实施例中，第一实施例的电容性元件不形成在元件隔离区域11之上，而是形成在插入于元件隔离区域11之间的半导体衬底10之上。然而，本第四实施例也可适用于其中包括第一实施例的各个实施例以及实施例的各个修改示例中的每个电容性元件不形成在元件隔离区域11之上而形成在插入于元件隔离区域11之间的半导体衬底10之上的情况。
[0292]至此，通过实施例的方式具体地描述了本发明人作出的本发明。然而自然理解到的是，本发明并不限于实施例，而是可以在不脱离其精神的情况下进行各种变化。
[0293]本发明至少包括以下实施例。
[0294][附加声明I]
[0295]一种用于制造半导体器件的方法，包括以下步骤:
[0296](a)在半导体衬底之上形成第一导电膜，
[0297](b)对第一导电膜进行构图，并且形成由第一导电膜形成的第一电极,并且与第一电极远离地形成由第一导电膜形成的第一虚设电极，
[0298](C)在包括第一电极的表面和第一虚设电极的表面的半导体衬底之上形成第一绝缘膜，
[0299](d)在第一绝缘膜之上形成第二导电膜，
[0300](e)对第二导电膜进行回刻蚀，并将第二导电膜经由第一绝缘膜留在第一电极与第一虚设电极之间、第一电极的周缘侧表面处以及第一虚设电极的周缘侧表面处，由此形成第二电极，
[0301](f)去除第一绝缘膜的未覆盖有第二电极的部分，并形成在第一电极和第二电极之间的由第一绝缘膜形成的第一电容性绝缘膜，
[0302](g)以使得覆盖第一电极、第二电极和第一电容性绝缘膜这样的方式形成层间绝缘膜，
[0303](h)形成穿透层间绝缘膜并到达第一电极的第一耦合孔以及穿透层间绝缘膜并到达形成在与第一电极侧相对的第一虚设电极的侧表面处的第二电极的第一部分的第二耦合孔，以及
[0304](i)形成由嵌入在第一I禹合孔中的第三导电膜形成并与第一电极电I禹合的第一率禹合电极，并且形成由嵌入在第二稱合孔中的第三导电膜形成并与第二电极的第一部分电率禹合的第二耦合电极，
[0305]其中在步骤(f)中，第一电极、第二电极和第一电容性绝缘膜形成第一电容性元件。
[0306][附加声明2]
[0307]根据附加声明I所述的用于制造半导体器件的方法，
[0308]其中在步骤(e)中，对第二导电膜进行构图和回刻蚀，并由此将第二导电膜经由第一绝缘膜留在第一电极与第一虚设电极之间、在第一电极的周缘侧表面处、在第一虚设电极的周缘侧表面处以及第一电极的顶表面的局部区域中，由此形成第二电极。
[0309][附加声明3]
[0310]根据附加声明I所述的用于制造半导体器件的方法包括:
[0311]步骤(j):在步骤(f)之后且在步骤(g)之前，在第一导电膜的表面处形成第一金属硅化物膜并且在第二导电膜的表面处形成第二金属硅化物膜，
[0312]其中在步骤(i)中，形成与第一金属硅化物膜接触的第一耦合电极，并且形成与第二金属硅化物膜接触的第二耦合电极。
[0313][附加声明4]
[0314]根据附加声明I所述的用于制造半导体器件的方法包括:
[0315]步骤(k):在步骤(a)之前，在半导体衬底的第一主表面侧上的第一区域中以及在半导体衬底的第一主表面侧上的第二区域中，在半导体衬底的第一主表面处形成第二绝缘膜，
[0316]其中在步骤(a)中，在第一区域和第二区域中的第二绝缘膜之上形成第一导电膜，
[0317]其中在步骤(b)中，在第一区域和第二区域中对第一导电膜和第二绝缘膜进行构图，并且在第一区域中形成第一电极和第一虚设电极，并在第二区域中形成由第一导电膜形成的第一栅极电极和在第一栅极电极与半导体衬底之间的由第二绝缘膜形成的第一栅极绝缘膜，
[0318]其中在步骤(C)中，在包括第一电极的表面、第一虚设电极的表面和第一区域与第二区域中的第一栅极电极的表面的半导体衬底之上形成第一绝缘膜，
[0319]其中在步骤(d)中，在第一区域和第二区域中的第一绝缘膜之上形成第二导电膜，
[0320]其中在步骤(e)中，在第一区域和第二区域中对第二导电膜进行回刻蚀，由此在第一区域中形成第二电极，并且将第二导电膜经由第一绝缘膜留在第一栅极电极的侧表面处，由此在第二区域中形成第二栅极电极，以及
[0321]其中在步骤(f)中，在第一区域和第二区域中去除第一绝缘膜的未覆盖有第二电极和第二栅极电极中任何一个的一部分，在第一区域中形成第一电容性绝缘膜，并且在第二区域中形成由第一栅极电极与第二栅极电极之间的第一绝缘膜以及第二栅极电极与半导体衬底之间的第一绝缘膜形成的第二栅极绝缘膜，
[0322]该方法包括:
[0323]步骤(I):在步骤(f)之后且在步骤(g)之前，在第二区域中与半导体衬底中的第一栅极电极和第二栅极电极对准地形成源极区域和漏极区域，
[0324]其中在步骤(g)中，以使得覆盖第一电极、第二电极、第一电容性绝缘膜、第一栅极电极、第二栅极电极、第二栅极绝缘膜、第一区域和第二区域中的源极区域和漏极区域这样的方式形成层间绝缘膜，
[0325]其中在步骤(h)中，在第一区域中形成第一耦合孔和第二耦合孔，并且在第二区域中形成穿透层间绝缘膜并到达源极区域的第三耦合孔和穿透层间绝缘膜并到达漏极区域的第四耦合孔，
[0326]其中在步骤(i)中，在第一区域中形成第一耦合电极和第二耦合电极，并且在第二区域中形成由嵌入在第三耦合孔中的第三导电膜形成且与源极区域电耦合的第三耦合电极以及由嵌入在第四耦合孔中的第三导电膜形成且与漏极区域电耦合的第四耦合电极，以及
[0327]其中在步骤(I)中，第一栅极绝缘膜、第一栅极电极、第二栅极电极和第二栅极绝缘膜形成存储器单元。
[0328][附加声明5]
[0329]根据附加声明I所述的用于制造半导体器件的方法，包括:
[0330]步骤(m):在步骤(a)之前，在半导体衬底中形成元件隔离区域，
[0331]其中在步骤(a)中，在元件隔离区域之上形成第一导电膜。
[0332][附加声明6]
[0333]一种用于制造半导体器件的方法，包括以下步骤:
[0334](a)在半导体衬底之上形成第一导电膜，
[0335](b)对第一导电膜进行构图，并形成由第一导电膜形成的第一电极和穿透第一电极的第一开口，
[0336](C)在包括第一开口的内部和第一电极的表面的半导体衬底之上形成第一绝缘膜，
[0337](d)在第一绝缘膜之上形成第二导电膜，
[0338](e)对第二导电膜进行回刻蚀，并将第二导电膜经由第一绝缘膜留在第一开口的内部以及第一电极的周缘侧表面处，由此形成第二电极，
[0339](f)去除第一绝缘膜的未覆盖有第二电极的部分，并形成在第一电极和第二电极之间的由第一绝缘膜形成的第一电容性绝缘膜，
[0340](g)以使得覆盖第一电极、第二电极和第一电容性绝缘膜这样的方式形成层间绝缘膜，
[0341](h)形成穿透层间绝缘膜并到达第一电极的第一耦合孔以及穿透层间绝缘膜并到达第二电极的第二耦合孔，以及
[0342](i)形成由嵌入在第一I禹合孔中的第三导电膜形成并与第一电极电I禹合的第一率禹合电极，并且形成由嵌入在第二耦合孔中的第三导电膜形成并与第二电极电耦合的第二耦合电极，
[0343]其中在步骤(f)中，第一电极、第二电极和第一电容性绝缘膜形成第一电容性元件。
[0344][附加声明7]
[0345]一种用于制造半导体器件的方法，包括以下步骤:
[0346](a)在半导体衬底之上形成第一导电膜，
[0347](b)对第一导电膜进行构图，并形成由第一导电膜形成的第一电极，
[0348](C)在包括第一电极的表面的半导体衬底之上形成第一绝缘膜，
[0349](d)在第一绝缘膜之上形成第二导电膜，
[0350](e)对第二导电膜进行回刻蚀，并将第二导电膜经由第一绝缘膜留在第一电极的周缘侧表面处，由此形成第二电极，
[0351](f)去除第一绝缘膜的未覆盖有第二电极的部分，并形成在第一电极和第二电极之间的由第一绝缘膜形成的第一电容性绝缘膜，
[0352](g)以使得覆盖第一电极、第二电极和第一电容性绝缘膜这样的方式形成层间绝缘膜，
[0353](h)形成穿透层间绝缘膜并到达第一电极的第一耦合孔以及穿透层间绝缘膜并到达第二电极的第二耦合孔，以及
[0354](i)形成由嵌入在第一I禹合孔中的第三导电膜形成并与第一电极电I禹合的第一率禹合电极，并且形成由嵌入在第二耦合孔中的第三导电膜形成并与第二电极电耦合的第二耦合电极，
[0355]其中在步骤(f)中，第一电极、第二电极和第一电容性绝缘膜形成第一电容性元件，并且
[0356]其中在步骤(b)中，第一电极由第一导电膜形成,该第一电极包括多个第一线部分，在平面图中该多个第一线部分分别在第一方向上延伸并且在与第一方向交叉的第二方向上排列。
[0357][附加声明8]
[0358]一种半导体器件，包括:
[0359]半导体衬底；
[0360]第一电极，由形成在所述半导体衬底之上的第一导电膜形成；
[0361]第一虚设电极，与所述第一电极远离地形成在所述半导体衬底之上，并且由第二导电膜形成，所述第二导电膜在与所述第一导电膜相同的层；
[0362]第二电极，由第三导电膜形成，所述第三导电膜形成在所述第一电极和所述第一虚设电极之间、所述第一电极的周缘侧表面处以及所述第一虚设电极的周缘侧表面处；
[0363]第一电容性绝缘膜，由形成在所述第一电极和所述第二电极之间的第一绝缘膜形成；
[0364]层间绝缘膜，以使得覆盖所述第一电极、所述第二电极和所述第一电容性绝缘膜这样的方式形成；
[0365]第一耦合孔，穿透所述层间绝缘膜并到达所述第一电极；
[0366]第二耦合孔，穿透所述层间绝缘膜并到达形成在与所述第一电极侧相对的所述第一虚设电极的侧表面处的所述第二电极的第一部分；
[0367]第一耦合电极，由嵌入在所述第一耦合孔中的第四导电膜形成并且与所述第一电极电耦合；以及
[0368]第二耦合电极，由嵌入在所述第二耦合孔中的第五导电膜形成并且与所述第二电极的第一部分电f禹合，
[0369]其中所述第一电极、所述第二电极和所述第一电容性绝缘膜形成第一电容性元件，
[0370]其中所述第一电极包括:
[0371]多个第一线部分，在平面图中该多个第一线部分分别在第一方向上延伸并且在与第一方向交叉的第二方向上排列，和
[0372]耦合部分，将彼此相邻的第一线部分的底部耦合，以及
[0373]其中所述第一虚设电极在第二方向上延伸并且布置在第一方向上的第一线部分的一侧上。
[0374][附加声明9]
[0375]一种半导体器件，包括:
[0376]半导体衬底，
[0377]第一电极，由形成在所述半导体衬底之上的第一导电膜形成，
[0378]第一开口，在第一电极中形成，
[0379]第二电极，由第二导电膜形成，所述第二导电膜形成在所述第一开口的内部以及所述第一电极的周缘侧表面处，
[0380]第一电容性绝缘膜，由形成在所述第一电极和所述第二电极之间的第一绝缘膜形成，
[0381]层间绝缘膜，以使得覆盖所述第一电极、所述第二电极和所述第一电容性绝缘膜这样的方式形成，
[0382]第一耦合孔，穿透所述层间绝缘膜并到达所述第一电极，
[0383]第二耦合孔，穿透所述层间绝缘膜并到达形成在所述第一开口的内部中的所述第二电极的第一部分，
[0384]第一I禹合电极，由嵌入在所述第一I禹合孔中的第三导电膜形成并且与所述第一电极电耦合，以及
[0385]第二耦合电极，由嵌入在所述第二耦合孔中的第四导电膜形成并且与所述第二电极的第一部分电f禹合，
[0386]其中所述第一电极、所述第二电极和所述第一电容性绝缘膜形成第一电容性元件。
[0387][附加声明10]
[0388]一种半导体器件，包括:
[0389]半导体衬底，
[0390]第一电极，由形成在所述半导体衬底之上的第一导电膜形成，
[0391]第二电极，由形成在所述第一电极的周缘侧表面处的第二导电膜形成，
[0392]第一电容性绝缘膜，形成在所述第一电极与所述第二电极之间，
[0393]层间绝缘膜，以使得覆盖所述第一电极、所述第二电极和所述第一电容性绝缘膜这样的方式形成，
[0394]第一耦合孔，穿透所述层间绝缘膜并到达所述第一电极，
[0395]第二耦合孔，穿透所述层间绝缘膜并到达所述第二电极，
[0396]第一I禹合电极，由嵌入在所述第一I禹合孔中的第三导电膜形成并与所述第一电极电耦合，以及
[0397]第二耦合电极，由嵌入在所述第二耦合孔中的第四导电膜形成并与所述第二电极电率禹合，
[0398]其中所述第一电极、所述第二电极和所述第一电容性绝缘膜形成第一电容性元件，并且
[0399]其中所述第一电极包括:
[0400]多个第一线部分，在平面图中所述多个第一线部分在第一方向上延伸并且在与所述第一方向交叉的第二方向上排列，以及
[0401]耦合部分，将彼此相邻的相邻第一线部分的底部耦合。
【权利要求】
1.一种半导体器件，包括: 半导体衬底； 第一电极，由在所述半导体衬底之上形成的第一导电膜形成； 第一虚设电极，与所述第一电极远离地在所述半导体衬底之上形成，并且由第二导电膜形成，所述第二导电膜在与所述第一导电膜相同的层； 第二电极，由第三导电膜形成，所述第三导电膜在所述第一电极和所述第一虚设电极之间、在所述第一电极的周缘侧表面处以及在所述第一虚设电极的周缘侧表面处形成；第一电容性绝缘膜，由形成在所述第一电极和所述第二电极之间的第一绝缘膜形成；层间绝缘膜，以使得覆盖所述第一电极、所述第二电极和所述第一电容性绝缘膜这样的方式形成； 第一耦合孔，穿透所述层间绝缘膜并到达所述第一电极； 第二耦合孔，穿透所述层间绝缘膜并到达所述第二电极的在与所述第一电极侧相对的所述第一虚设电极的侧表面处形成的第一部分； 第一I禹合电极，由嵌入在所述第一I禹合孔中的第四导电膜形成并且与所述第一电极电奉禹合；以及 第二耦合电极，由嵌入在所述第二耦合孔中的第五导电膜形成并且与所述第二电极的所述第一部分电f禹合， 其中所述第一电极、所述第二电极和所述第一电容性绝缘膜形成第一电容性元件。
2.根据权利要求1所述的半导体器件， 其中所述第一电极包括多个第一线部分，在平面图中，所述多个第一线部分分别在第一方向上延伸并且在与所述第一方向交叉的第二方向上排列，以及 其中所述第一虚设电极在所述第二方向上延伸并且布置在所述第一方向上的所述第一线部分的一侧上。
3.根据权利要求2所述的半导体器件， 其中所述第一电极包括第二线部分，所述第二线部分在所述第二方向上延伸并且耦合到所述第一线部分的与所述一侧相对的相应端部， 其中所述第一耦合孔穿透所述层间绝缘膜并且到达所述第二线部分，以及 其中所述第一耦合电极与所述第二线部分电耦合。
4.根据权利要求2所述的半导体器件， 其中所述第二电极在彼此相邻的所述第一线部分之间形成， 其中所述第一耦合孔穿透所述层间绝缘膜并且到达所述第一线部分，以及 其中所述第一耦合电极与所述第一线部分电耦合， 所述器件包括: 第三耦合孔，穿透所述层间绝缘膜并到达布置在彼此相邻的所述第一线部分之间的所述第二电极的第二部分，以及 第三耦合电极，由嵌入在所述第三耦合孔中的第六导电膜形成并且与所述第二电极的所述第二部分电耦合。
5.根据权利要求1所述的半导体器件， 其中所述第二电极由所述第三导电膜形成，所述第三导电膜在所述第一电极与所述第一虚设电极之间、在所述第一电极的周缘侧表面处、在所述第一虚设电极的周缘侧表面处以及在所述第一电极的局部区域中形成，并且 其中所述第一耦合孔穿透所述层间绝缘膜并到达所述第一电极的顶表面的其中未形成所述第二电极的区域。
6.根据权利要求3所述的半导体器件，包括在所述第一线部分的顶表面处形成的帽绝缘膜。
7.根据权利要求1所述的半导体器件， 其中所述第一电极由所述第一导电膜和在所述第一导电膜的表面处形成的第一金属娃化物膜形成， 其中所述第二电极由所述第三导电膜和在所述第三导电膜的表面处形成的第二金属硅化物膜形成， 其中所述第一耦合电极与所述第一金属硅化物膜接触，以及 其中所述第二耦合电极与所述第二金属硅化物膜接触。
8.根据权利要求1所述的半导体器件， 其中所述第一电极在所述半导体衬底的第一主表面侧上的第一区域中以及在所述半导体衬底的所述第一主表面之上形成， 所述器件包括: 第一栅极绝缘膜，在所述半导体衬底的所述第一主表面侧上的第二区域中以及在所述半导体衬底的所述第一主表面处形成， 第一栅极电极，在所述第一栅极绝缘膜之上形成，并且由第七导电膜形成，所述第七导电膜在与所述第一导电膜相同的层， 第二栅极电极，在所述第一栅极电极的一个侧表面处形成，并且由第八导电膜形成，所述第八导电膜在与所述第三导电膜相同的层， 第二栅极绝缘膜，在所述第一栅极电极与所述第二栅极电极之间以及在所述第二栅极电极与所述半导体衬底之间形成，并且由第二绝缘膜形成，所述第二绝缘膜在与所述第一绝缘膜相同的层，以及 源极区域和漏极区域，与所述第一栅极电极和所述第二栅极电极对准地在所述半导体衬底中形成， 其中所述第一栅极绝缘膜、所述第一栅极电极、所述第二栅极电极和所述第二栅极绝缘膜形成存储器单元。
9.根据权利要求1所述的半导体器件，包括: 元件隔离区域，在所述半导体衬底中形成， 其中所述第一电极由形成在所述元件隔离区域之上的所述第一导电膜形成。
10.根据权利要求1所述的半导体器件，包括: 第三电极，包括所述半导体衬底，作为电极，以及 第二电容性绝缘膜，形成在所述第三电极之上， 其中所述第一电极由在所述第二电容性绝缘膜之上形成的所述第一导电膜形成，以及 其中所述第三电极、所述第一电极和所述第二电容性绝缘膜形成第二电容性元件。
11.一种半导体器件，包括: 半导体衬底， 第一电极，由在所述半导体衬底之上形成的第一导电膜形成， 第一开口，穿透所述第一电极， 第二电极，由第二导电膜形成，所述第二导电膜在所述第一开口的内部以及在所述第一电极的周缘侧表面处形成， 第一电容性绝缘膜，由在所述第一电极和所述第二电极之间形成的第一绝缘膜形成，层间绝缘膜，以使得覆盖所述第一电极、所述第二电极和所述第一电容性绝缘膜这样的方式形成， 第一耦合孔，穿透所述层间绝缘膜并到达所述第一电极， 第二耦合孔，穿透所述层间绝缘膜并到达所述第二电极的在所述第一开口的内部中形成的第一部分， 第一耦合电极，由嵌入在所述第一耦合孔中的第三导电膜形成并且与所述第一电极电奉禹合，以及 第二耦合电极，由嵌入在所述第二耦合孔中的第四导电膜形成并且与所述第二电极的所述第一部分电f禹合， 其中所述第一电极、所述第二电极和所述第一电容性绝缘膜形成第一电容性元件。
12.根据权利要求11所述的半导体器件， 其中所述第二电极由在所述第一开口的内部中以及在所述第一电极的顶表面的局部区域中形成的所述第二导电膜形成，以及 其中所述第二耦合孔穿透所述层间绝缘膜，并且到达在平面图中覆盖所述第一开口的区域中的所述第二电极。
13.根据权利要求12所述的半导体器件， 其中在平面图中所述第一开口在第一方向上延伸，以及 其中所述第一开口的内部填充有所述第二导电膜。
14.根据权利要求12所述的半导体器件， 其中在平面图中所述第一开口在第一方向上延伸， 其中所述第二导电膜在所述第一开口的侧表面和底表面处形成， 所述器件具有: 第二绝缘膜，在所述第一开口的内部中的所述第二导电膜之上形成， 其中经由所述第二导电膜，所述第一开口的内部填充有所述第二绝缘膜。
15.根据权利要求12所述的半导体器件，具有帽绝缘膜，所述帽绝缘膜形成在所述第一电极的顶表面的围绕所述第一开口的区域中， 其中所述第一耦合孔穿透所述层间绝缘膜并到达所述第一电极的顶表面的其中未形成所述帽绝缘膜的区域。
16.根据权利要求11所述的半导体器件，具有: 元件隔离区域，在所述半导体衬底中形成， 其中所述第一电极由在所述元件隔离区域之上形成的所述第一导电膜形成。
17.一种半导体器件，包括: 半导体衬底， 第一电极，由在所述半导体衬底之上形成的第一导电膜形成， 第二电极，由在所述第一电极的周缘侧表面处形成的第二导电膜形成， 第一电容性绝缘膜，在所述第一电极与所述第二电极之间形成， 层间绝缘膜，以使得覆盖所述第一电极、所述第二电极和所述第一电容性绝缘膜这样的方式形成， 第一耦合孔，穿透所述层间绝缘膜并到达所述第一电极， 第二耦合孔，穿透所述层间绝缘膜并到达所述第二电极， 第一耦合电极，由嵌入在所述第一耦合孔中的第三导电膜形成并与所述第一电极电耦合，以及 第二耦合电极，由嵌入在所述第二耦合孔中的第四导电膜形成并与所述第二电极电耦I=I， 其中所述第一电极、所述第二电极和所述第一电容性绝缘膜形成第一电容性元件，并且 其中所述第一电极包括多个第一线部分，在平面图中所述多个第一线部分分别在第一方向上延伸并且在与所述第一方向交叉的第二方向上排列。
18.根据权利要求17所述的半导体器件， 其中所述第二电极在彼此相邻的所述第一线部分之间形成， 其中所述第一耦合孔穿透所述层间绝缘膜并到达所述第一线部分， 其中所述第二耦合孔穿透所述层间绝缘膜并到达布置在彼此相邻的所述第一线部分之间的所述第二电极的第一部分， 其中所述第一耦合电极与所述第一线部分电耦合，并且 其中所述第二耦合电极与所述第二电极的所述第一部分电耦合。
19.根据权利要求18所述的半导体器件， 其中所述第一电极包括第二线部分，在平面图中所述第二线部分在所述第二方向上延伸并耦合到所述第一线部分中的相应一个端部， 所述器件包括: 第三耦合孔，穿透所述层间绝缘膜并到达所述第二线部分，以及第三耦合电极，由嵌入在所述第三耦合孔中的第五导电膜形成并且与所述第二线部分电率禹合。
20.根据权利要求17所述的半导体器件， 其中所述第一电极包括第三线部分，在平面图中所述第三线部分在所述第二方向上延伸并与所述第一线部分的相应一个端部耦合， 所述器件包括: 帽绝缘膜，在所述第一线部分的每个顶表面处形成， 其中所述第二电极在彼此相邻的所述第一线部分之间形成， 其中所述第一耦合孔穿透所述层间绝缘膜并到达所述第三线部分， 其中所述第二耦合孔穿透所述层间绝缘膜并到达布置在彼此相邻的所述第一线部分之间的所述第二电极的第二部分， 其中所述第一耦合电极与所述第三线部分电耦合，并且其中所述第二耦合电极与所述第二电极的所述第二部分电耦合。
【文档编号】H01L23/48GK104183562SQ201410226036
【公开日】2014年12月3日 申请日期:2014年5月26日 优先权日:2013年5月27日
【发明者】石井泰之, 茶木原启 申请人:瑞萨电子株式会社