集成非极性GaN纳米线高电子迁移率晶体管及其制备方法
【专利摘要】本发明公开了集成非极性GaN纳米线高电子迁移率晶体管及其制备方法，包括衬底和位于衬底上的绝缘介质层，所述绝缘介质层上刻蚀有多个间隔排列的凹槽，所述多个凹槽内分别生长有异质结纳米线，所述绝缘介质层上形成有源极和漏极，所述源极和漏极分别位于异质结纳米线的两端并与分别与各异质结纳米线连接，所述源极和漏极之间形成有栅极，所述栅极与异质结纳米线之间设有栅介质层。本发明能将外延生长与器件的制备有机统一，大大简化了工艺步骤，优化了工艺方法。本发明解决了当前纳米线晶体管采用溶液稀释涂覆带来的不可控性及无序性，有效提高了纳米线晶体管制备的成功率。本发明可广泛应用于半导体领域。
【专利说明】集成非极性GaN纳米线高电子迁移率晶体管及其制备方法
【技术领域】
[0001] 本发明涉及半导体器件【技术领域】，尤其涉及一种集成非极性GaN纳米线高电子迁 移率晶体管及其制备方法。
【背景技术】
[0002] 微电子集成电路与技术是现代电子信息技术迅猛发展的关键因素和核心技术。随 着微电子集成技术的发展，以Si材料为主的微电子器件的集成度越来越高，器件的特征尺 寸要求越来越小。当最小特征尺寸为l〇nm时，达到微电子器件的物理极限，莫尔定律不再 成立。这是因为达到这个尺寸的纳米半导体器件，其工作机理、材料和工艺技术都不同于微 电子器件。
[0003] 纳电子器件被称为第三代电子器件，它使光电信息传输、储存、处理、运算和显示 等方面的性能大大提高，将构成超高密度集成，是未来个人计算机、高性能计算机和自动器 的基础，将是信息社会职能工具的主要组件。
[0004] 发展纳米半导体器件有两种途径：一是将Si、Ge、GaAs和GaN等为主的无机半导 体器件尺寸小下去，即"自上而下"技术；二是将给予无机半导体的原子、分子和有机高分子 和生物学材料组装的功能器件尺寸大起来，即"自下而上"技术。但"自上而下"技术是受 到刻蚀工艺分辨率、加工带来的边缘损伤和杂质污染等条件限制，导致器件的性能与理论 的预期值相差甚远。而以半导体应变自组装和气-液-固（V-L-S)等为代表的所谓"自下 而上"的生长技术，在制备无缺陷的纳米半导体器件方面获得了巨大成功，展示了潜在的应 用前景。
[0005] 但目前纳米线晶体管的集成制备还不成熟，制备高性能纳米线晶体管的方法，先 是在衬底上通过气-液-固的方法生长纳米线，随后利用剥离技术将纳米线从原衬底上剥 离，并用溶液稀释，形成纳米线悬浊液，进而涂覆在另一新衬底上并沉积源漏电极，最后制 作栅介质层和栅电极。此制备技术将纳米线外延生长与器件制备分离，增加了工艺复杂程 度。采用纳米线悬浊液涂覆的方式转移纳米线，使得纳米线排布不均、无序，且成品率较低， 无法达到集成可控，批量生产的目的。
【发明内容】
[0006] 为了解决上述技术问题，本发明的目的是提供一种排布有序可控，且能提高成品 率的一种集成非极性GaN纳米线高电子迁移率晶体管及其制备方法。
[0007] 本发明所采用的技术方案是： 集成非极性GaN纳米线高电子迁移率晶体管，包括衬底和位于衬底上的绝缘介质层， 所述绝缘介质层上刻蚀有多个凹槽，所述多个凹槽内分别生长有异质结纳米线，所述绝缘 介质层上形成有源极和漏极，所述源极和漏极分别位于异质结纳米线的两端并与分别与各 异质结纳米线连接，所述源极和漏极之间形成有栅极，所述栅极与异质结纳米线之间设有 栅介质层。
[0008] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线位于凹槽侧壁，并呈三棱柱结构。
[0009] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线包括纳米核芯、用于包裹纳米核芯的壳层和位于纳米核芯和凹槽侧壁的缓冲层。 [0010] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述多个 凹槽呈等间隔排列。
[0011] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线横向尺寸为500nm?3um。
[0012] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线的长度与所述凹槽侧壁的长度相同。
[0013] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述栅介 质层为由二氧化硅、氮化硅或high-K介质材料中任意一种材料所构成的单层结构，或者是 由二氧化硅、氮化硅或high-K介质材料中任意几种材料所构成的多层结构。
[0014] 集成非极性GaN纳米线高电子迁移率晶体管制备方法，包括以下步骤： A、 提供图形化半导体衬底结构，所述半导体衬底结构包括衬底和位于衬底上的绝缘介 质层； B、 在绝缘介质层上刻蚀形成多个凹槽； C、 在各凹槽侧壁上外延生长形成异质结纳米线； D、 在位于异质结纳米线两侧的绝缘介质层上形成源极和漏极，并使源极和漏极均分别 与各异质结纳米线连接； E、 在源极和漏极之间形成栅极结构，所述栅极结构包括栅极和位于栅极与异质结纳米 线之间的栅介质层。
[0015] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管制备方法的进一步改进， 所述步骤B包括： B1、在绝缘介质层表面涂上光刻胶层； B2、在光刻胶层上定义凹槽图形； B3、对绝缘介质层进行湿法刻蚀； B4、去除剩余的光刻胶； B5、湿法刻蚀凹槽底面和凹槽侧壁。
[0016] 本发明的有益效果是： 本发明集成非极性GaN纳米线高电子迁移率晶体管及其制备方法采用图形化衬底外 延生长异质结纳米线进而制作电子器件，无需分步，通过先生长异质结纳米线，再转移衬底 制备器件，从而能将外延生长与器件的制备有机统一，大大简化了工艺步骤，优化了工艺方 法。本发明通过刻蚀凹槽从而在制备初期确定了异质结纳米线的排布和集成的数量，解决 了当前纳米线晶体管采用溶液稀释涂覆带来的不可控性及无序性，有效提高了纳米线晶体 管制备的成功率。
【专利附图】
【附图说明】
[0017] 下面结合附图对本发明的【具体实施方式】作进一步说明： 图1是本发明集成非极性GaN纳米线高电子迁移率晶体管的结构示意图； 图2是本发明集成非极性GaN纳米线高电子迁移率晶体管异质结纳米线的结构示意 图； 图3是本发明集成非极性GaN纳米线高电子迁移率晶体管制备方法的步骤流程图。
【具体实施方式】
[0018] 参考图1-图2,本发明集成非极性GaN纳米线高电子迁移率晶体管，包括衬底1和 位于衬底1上的绝缘介质层2,所述绝缘介质层2上刻蚀有多个凹槽3,所述多个凹槽3内 分别生长有异质结纳米线4,所述绝缘介质层2上形成有源极5和漏极6,所述源极5和漏 极6分别位于异质结纳米线4的两端并与分别与各异质结纳米线4连接，所述源极5和漏 极6之间形成有栅极7,所述栅极7与异质结纳米线4之间设有栅介质层8。
[0019] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线4位于凹槽3侧壁31，并呈三棱柱结构。
[0020] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线4包括纳米核芯41、用于包裹纳米核芯41的壳层42和位于纳米核芯41和凹槽3 侧壁31的缓冲层43。
[0021] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述多个 凹槽3呈等间隔排列。
[0022] 其中，凹槽3的排列图形是可以根据电路器件版图设计和电路功能来具体确定其 排列图形种类、数目和纳米线方向。
[0023] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线4横向尺寸为500nm?3um。
[0024] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述异质 结纳米线4的长度与所述凹槽3侧壁31的长度相同。
[0025] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管的进一步改进，所述栅介 质层8为由二氧化硅、氮化硅或high-K介质材料中任意一种材料所构成的单层结构，或者 是由二氧化硅、氮化硅或high-K介质材料中任意几种材料所构成的多层结构。
[0026] 参考图3,集成非极性GaN纳米线高电子迁移率晶体管制备方法，包括以下步骤： A、 提供图形化半导体衬底1结构，所述半导体衬底1结构包括衬底1和位于衬底1上 的绝缘介质层2 ; B、 在绝缘介质层2上刻蚀形成多个凹槽3 ; C、 在各凹槽3侧壁31上外延生长形成异质结纳米线4 ; D、 在位于异质结纳米线4两侧的绝缘介质层2上形成源极5和漏极6,并使源极5和漏 极6均分别与各异质结纳米线4连接； E、 在源极5和漏极6之间形成栅极7结构，所述栅极7结构包括栅极7和位于栅极7 与异质结纳米线4之间的栅介质层8。
[0027] 作为所述的集成非极性GaN纳米线高电子迁移率晶体管制备方法的进一步改进， 所述步骤B包括： B1、在绝缘介质层2表面涂上光刻胶层； B2、在光刻胶层上定义凹槽3图形； B3、对绝缘介质层2进行湿法刻蚀； B4、去除剩余的光刻胶； B5、湿法刻蚀凹槽3底面和凹槽3侧壁31。
[0028] 本发明的具体实施例如下： 实施例1，结合参考图1?图3,执行步骤A，提供半导体衬底1结构，所述半导体衬底1 结构包括衬底1、位于衬底1之上的绝缘介质层2。衬底1的材料为单晶硅；衬底1之上的 绝缘介质层2的材料为二氧化硅层或氮化硅，但又不仅限于此两种介质层，可以是本领域 技术人员公知的其他介质层。图形化所述半导体衬底1，形成阵列的矩形凹槽3。其中形成 阵列的矩形凹槽3包括：在所述二氧化硅层表面涂布光刻胶层；在所述光刻胶层定义阵列 的矩形凹槽3图形；湿法刻蚀所述二氧化硅层；去除光刻胶；湿法刻蚀所述凹槽3底面和凹 槽3侧壁31。阵列的矩形凹槽3图形为间隔一致的纵向排列图形，凹槽3数目为20个，各 凹槽3尺寸为3umX5um。其中凹槽3长度即为纳米线的长度，凹槽3间距为2um。刻蚀所 述凹槽3底面的深度为lum。
[0029] 在所述图形化半导体衬底1的阵列凹槽3中生长异质结纳米线4。图2为异质结 纳米线4的局部剖面图。异质结纳米线4生长在凹槽3侧壁31上。其中所述的异质结纳米 线45为三棱柱结构。异质结纳米线45的外延结构为AlN/GaN/AlGaN。但不仅限于此外延 结构，可以是符合纳米线高电子迁移率晶体管特性的其他外延结构。其中壳层42为AlGaN 材料，纳米核芯41为GaN材料。缓冲层43为A1N。本发明具体实施例中生长异质结纳米 线4的方法为利用M0CVD外延技术生长异质结纳米线4,但不限于M0CVD外延技术，可以是 本领域技术人员公知的其他外延技术。
[0030] 在所述生长有异质结纳米线4的图形化半导体衬底1上形成源极5和漏极6。所 述的源极5和漏极6分别位于所述异质结纳米线4两侧，部分覆盖异质结纳米线4,使各阵 列的异质结纳米线4联接。
[0031] 在所述源极5和漏极6之间形成栅极7结构，所述栅极7结构包括栅极7和位于 所述栅极7和异质结纳米线4之间的栅介质层8。其中所述栅介质层8为由二氧化硅、氮 化硅或high-K介质材料中任意一种材料所构成的单层结构，或者是由二氧化硅、氮化硅或 high-K介质材料中任意几种材料所构成的多层结构。其中所述栅极7材料为重掺杂多晶 娃或金属。
[0032] 实施例2,结合参考图1?图3,，提供半导体衬底1结构，所述半导体衬底1结构 包括衬底1、位于衬底1之上的绝缘介质层2。衬底1的材料为单晶硅，衬底1之上的绝缘 介质层2的材料为二氧化硅层或氮化硅，但又不仅限于此两种介质层，可以是本领域技术 人员公知的其他介质层。图形化所述半导体衬底1，形成阵列的矩形凹槽3。其中形成阵列 的矩形凹槽3包括：在所述二氧化硅层表面涂布光刻胶层；在所述光刻胶层定义阵列的矩 形凹槽3图形；湿法刻蚀所述二氧化硅层；去除光刻胶；湿法刻蚀凹槽3底面和凹槽3侧壁 31。阵列的矩形凹槽3图形为间隔一致的纵向排列图形，凹槽3数目为50个，各凹槽3尺 寸为3umX10um。其中凹槽3长度即为纳米线的长度，凹槽3间距为2um。刻蚀凹槽3底面 衬底1的深度为2um。
[0033] 在所述图形化半导体衬底1的阵列凹槽3中生长异质结纳米线4。图2为异质结 纳米线4的局部剖面图。异质结纳米线4生长在凹槽3侧壁31上。其中所述的异质结纳米 线45为三棱柱结构。异质结纳米线45的外延结构为AlN/GaN/AlGaN。但不仅限于此外延 结构，可以是符合纳米线高电子迁移率晶体管特性的其他外延结构。其中壳层42为AlGaN 材料，纳米核芯41为GaN材料。缓冲层43为A1N。本发明具体实施例中生长异质结纳米 线4的方法为利用MOCVD外延技术生长异质结纳米线4,但不限于MOCVD外延技术，可以是 本领域技术人员公知的其他外延技术。
[0034] 在所述生长有异质结纳米线4的图形化半导体衬底1上形成源极5和漏极6。所 述的源极5和漏极6分别位于所述异质结纳米线4两侧，部分覆盖异质结纳米线4,使各阵 列的异质结纳米线4联接。
[0035] 在所述源极5和漏极6之间形成栅极7结构，所述栅极7结构包括栅极7和位于 所述栅极7和异质结纳米线4之间的栅介质层8。其中所述栅介质层8为由二氧化硅、氮 化硅或high-K介质材料中任意一种材料所构成的单层结构，或者是由二氧化硅、氮化硅或 high-K介质材料中任意几种材料所构成的多层结构。其中所述栅极7材料为重掺杂多晶 娃或金属。
[0036] 实施例3,结合参考图1?图3,执行步骤A，提供半导体衬底1结构，所述半导体衬 底1结构包括衬底1、位于衬底1之上的绝缘介质层2。衬底1的材料为单晶硅；衬底1之上 的绝缘介质层2的材料为二氧化硅层或氮化硅，但又不仅限于此两种介质层，可以是本领 域技术人员公知的其他介质层。图形化所述半导体衬底1，形成阵列的矩形凹槽3。其中形 成阵列的矩形凹槽3包括：在所述二氧化硅层表面涂布光刻胶层；在所述光刻胶层定义阵 列的矩形凹槽3图形；湿法刻蚀所述二氧化硅层；去除光刻胶；湿法刻蚀所述凹槽3底面和 凹槽3侧壁31。阵列的矩形凹槽3图形为间隔一致的纵向排列图形，凹槽3数目为50个， 各凹槽3尺寸为5umX10um。其中凹槽3长度即为纳米线的长度，凹槽3间距为5um。刻蚀 所述凹槽3底面的深度为lum。
[0037] 在所述图形化半导体衬底1的阵列凹槽3中生长异质结纳米线4。图2为异质结 纳米线4的局部剖面图。异质结纳米线4生长在凹槽3侧壁31上。其中所述的异质结纳米 线45为三棱柱结构。异质结纳米线45的外延结构为AlN/GaN/AlGaN。但不仅限于此外延 结构，可以是符合纳米线高电子迁移率晶体管特性的其他外延结构。其中壳层42为AlGaN 材料，纳米核芯41为GaN材料。缓冲层43为A1N。本发明具体实施例中生长异质结纳米 线4的方法为利用MOCVD外延技术生长异质结纳米线4,但不限于MOCVD外延技术，可以是 本领域技术人员公知的其他外延技术。
[0038] 在所述生长有异质结纳米线4的图形化半导体衬底1上形成源极5和漏极6。所 述的源极5和漏极6分别位于所述异质结纳米线4两侧，部分覆盖异质结纳米线4,使各阵 列的异质结纳米线4联接。
[0039] 在所述源极5和漏极6之间形成栅极7结构，所述栅极7结构包括栅极7和位于 所述栅极7和异质结纳米线4之间的栅介质层8。其中所述栅介质层8为由二氧化硅、氮 化硅或high-K介质材料中任意一种材料所构成的单层结构，或者是由二氧化硅、氮化硅或 high-K介质材料中任意几种材料所构成的多层结构。其中所述栅极7材料为重掺杂多晶 娃或金属。
[0040] 实施例4,结合参考图1?图3,执行步骤A，提供半导体衬底1结构，所述半导体衬 底1结构包括衬底1、位于衬底1之上的绝缘介质层2。衬底1的材料为单晶硅；衬底1之 上的绝缘介质层2的材料为二氧化硅层或氮化硅，但又不仅限于此两种介质层，可以是本 领域技术人员公知的其他介质层。图形化所述半导体衬底1，形成阵列的矩形凹槽3。其中 形成阵列的矩形凹槽3包括：在所述二氧化硅层表面涂布光刻胶层；在所述光刻胶层定义 阵列的矩形凹槽3图形；湿法刻蚀所述二氧化硅层；去除光刻胶；湿法刻蚀所述凹槽3底面 和凹槽3侧壁31。阵列的矩形凹槽3图形为间隔一致的纵向排列图形，凹槽3数目为100 个，各凹槽3尺寸为5umX15um。其中凹槽3长度即为纳米线的长度，凹槽3间距为5um。亥IJ 蚀所述凹槽3底面的深度为2um。
[0041] 在所述图形化半导体衬底1的阵列凹槽3中生长异质结纳米线4。图2为异质结 纳米线4的局部剖面图。异质结纳米线4生长在凹槽3侧壁31上。其中所述的异质结纳米 线45为三棱柱结构。异质结纳米线45的外延结构为AlN/GaN/AlGaN。但不仅限于此外延 结构，可以是符合纳米线高电子迁移率晶体管特性的其他外延结构。其中壳层42为AlGaN 材料，纳米核芯41为GaN材料。缓冲层43为A1N。本发明具体实施例中生长异质结纳米 线4的方法为利用M0CVD外延技术生长异质结纳米线4,但不限于M0CVD外延技术，可以是 本领域技术人员公知的其他外延技术。
[0042] 在所述生长有异质结纳米线4的图形化半导体衬底1上形成源极5和漏极6。所 述的源极5和漏极6分别位于所述异质结纳米线4两侧，部分覆盖异质结纳米线4,使各阵 列的异质结纳米线4联接。
[0043] 在所述源极5和漏极6之间形成栅极7结构，所述栅极7结构包括栅极7和位于 所述栅极7和异质结纳米线4之间的栅介质层8。其中所述栅介质层8为由二氧化硅、氮 化硅或high-K介质材料中任意一种材料所构成的单层结构，或者是由二氧化硅、氮化硅或 high-K介质材料中任意几种材料所构成的多层结构。其中所述栅极7材料为重掺杂多晶 娃或金属。
[0044] 实施例5,结合参考图1?图3,执行步骤A，提供半导体衬底1结构，所述半导体衬 底1结构包括衬底1、位于衬底1之上的绝缘介质层2。衬底1的材料为单晶硅；衬底1之 上的绝缘介质层2的材料为二氧化硅层或氮化硅，但又不仅限于此两种介质层，可以是本 领域技术人员公知的其他介质层。图形化所述半导体衬底1，形成阵列的矩形凹槽3。其中 形成阵列的矩形凹槽3包括：在所述二氧化硅层表面涂布光刻胶层；在所述光刻胶层定义 阵列的矩形凹槽3图形；湿法刻蚀所述二氧化硅层；去除光刻胶；湿法刻蚀所述凹槽3底面 和凹槽3侧壁31。阵列的矩形凹槽3图形为间隔一致的纵向排列图形，凹槽3数目为150 个，各凹槽3尺寸为10umX2〇 Um。其中凹槽3长度即为纳米线的长度，凹槽3间距为5um。 刻蚀所述凹槽3底面的深度为5um。
[0045] 在所述图形化半导体衬底1的阵列凹槽3中生长异质结纳米线4。图2为异质结 纳米线4的局部剖面图。异质结纳米线4生长在凹槽3侧壁31上。其中所述的异质结纳米 线45为三棱柱结构。异质结纳米线45的外延结构为AlN/GaN/AlGaN。但不仅限于此外延 结构，可以是符合纳米线高电子迁移率晶体管特性的其他外延结构。其中壳层42为AlGaN 材料，纳米核芯41为GaN材料。缓冲层43为A1N。本发明具体实施例中生长异质结纳米 线4的方法为利用M0CVD外延技术生长异质结纳米线4,但不限于M0CVD外延技术，可以是 本领域技术人员公知的其他外延技术。
[0046] 在所述生长有异质结纳米线4的图形化半导体衬底1上形成源极5和漏极6。所 述的源极5和漏极6分别位于所述异质结纳米线4两侧，部分覆盖异质结纳米线4,使各阵 列的异质结纳米线4联接。
[0047] 在所述源极5和漏极6之间形成栅极7结构，所述栅极7结构包括栅极7和位于 所述栅极7和异质结纳米线4之间的栅介质层8。其中所述栅介质层8为由二氧化硅、氮 化硅或high-K介质材料中任意一种材料所构成的单层结构，或者是由二氧化硅、氮化硅或 high-K介质材料中任意几种材料所构成的多层结构。其中所述栅极7材料为重掺杂多晶 娃或金属。
[0048] 以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施 例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替 换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
【权利要求】
1. 集成非极性GaN纳米线高电子迁移率晶体管，其特征在于：包括衬底（1)和位于衬底 (1)上的绝缘介质层（2)，所述绝缘介质层（2)上刻蚀有多个凹槽（3)，所述多个凹槽（3)内 分别生长有异质结纳米线（4)，所述绝缘介质层（2 )上形成有源极（5 )和漏极（6 )，所述源极 (5)和漏极（6)分别位于异质结纳米线（4)的两端并与分别与各异质结纳米线（4)连接，所 述源极（5)和漏极（6)之间形成有栅极（7)，所述栅极（7)与异质结纳米线（4)之间设有栅 介质层（8)。
2. 根据权利要求1所述的集成非极性GaN纳米线高电子迁移率晶体管，其特征在于： 所述异质结纳米线（4)位于凹槽（3)侧壁（31)，并呈三棱柱结构。
3. 根据权利要求2所述的集成非极性GaN纳米线高电子迁移率晶体管，其特征在于： 所述异质结纳米线（4)包括纳米核芯（41)、用于包裹纳米核芯（41)的壳层（42)和位于纳米 核芯（41)和凹槽（3)侧壁（31)的缓冲层（43)。
4. 根据权利要求1所述的集成非极性GaN纳米线高电子迁移率晶体管，其特征在于： 所述多个凹槽（3)呈等间隔排列。
5. 根据权利要求1所述的集成非极性GaN纳米线高电子迁移率晶体管，其特征在于： 所述异质结纳米线（4)横向尺寸为500nm?3um。
6. 根据权利要求1所述的集成非极性GaN纳米线高电子迁移率晶体管，其特征在于： 所述异质结纳米线（4)的长度与所述凹槽（3 )侧壁（31)的长度相同。
7. 根据权利要求1所述的集成非极性GaN纳米线高电子迁移率晶体管，其特征在于： 所述栅介质层（8)为由二氧化硅、氮化硅或high-K介质材料中任意一种材料所构成的单 层结构，或者是由二氧化硅、氮化硅或high-K介质材料中任意几种材料所构成的多层结 构。
8. 集成非极性GaN纳米线高电子迁移率晶体管制备方法，其特征在于：包括以下步 骤： A、 提供图形化半导体衬底（1)结构，所述半导体衬底（1)结构包括衬底（1)和位于衬底 (1)上的绝缘介质层（2); B、 在绝缘介质层（2)上刻蚀形成多个凹槽（3); C、 在各凹槽（3)侧壁（31)上外延生长形成异质结纳米线（4); D、 在位于异质结纳米线（4)两侧的绝缘介质层（2)上形成源极（5)和漏极（6)，并使源 极（5)和漏极（6)均分别与各异质结纳米线（4)连接； E、 在源极（5)和漏极（6)之间形成栅极（7)结构，所述栅极（7)结构包括栅极（7)和位 于栅极（7)与异质结纳米线（4)之间的栅介质层（8)。
9. 根据权利要求8所述的集成非极性GaN纳米线高电子迁移率晶体管制备方法，其特 征在于：所述步骤B包括： B1、在绝缘介质层（2)表面涂上光刻胶层； B2、在光刻胶层上定义凹槽（3)图形； B3、对绝缘介质层（2)进行湿法刻蚀； B4、去除剩余的光刻胶； B5、湿法刻蚀凹槽（3)底面和凹槽（3)侧壁（31)。
【文档编号】H01L29/778GK104124272SQ201410334651
【公开日】2014年10月29日 申请日期:2014年7月14日 优先权日:2014年7月14日
【发明者】李述体, 李凯, 于磊, 王幸福 申请人:华南师范大学