半导体装置和测试方法
【专利摘要】本发明提供了半导体装置和测试方法，以便能够精确地检测因错位而造成的瑕疵。该半导体装置包括：基板，所述基板由半导体制成；以及器件群，所述器件群被形成于所述基板上并且由多个第一电容器构成。在该半导体装置中，所述器件群包括一个或多个第一导电层且包括第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间。所述第一导电层包括沿着一个方向延伸的边缘。所述第二导电层包括具有大体上彼此相同的形状的多个子导电层，并且所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
【专利说明】半导体装置和测试方法
【技术领域】
[0001]本发明涉及能够从集成电路(IC:1ntegrated Circuit)等的制造工艺中所产生的各种瑕疵中检测出例如因错位而造成的瑕疵的半导体装置，还涉及使用这样的半导体装置的测试方法。
【背景技术】
[0002]在诸如IC等电子元件的制造工艺期间或者之后，执行用于判断电子元件是合格产品或者是瑕疵产品的判定测试。通过例如基于瑕疵的原因而对瑕疵IC进行分类，被判定为瑕疵产品的IC可以被用来提高成品率。
[0003]为了提高成品率，重要的是分析瑕疵的原因以及弄清楚在IC的制造工艺中尚需改善的步骤。此外，较佳的是，在很短时间内完成对瑕疵的原因分析，由此导致为提高成品率而必需的时间缩短。
[0004]上述瑕疵的示例包括因层之间的错位(重叠错位)而造成的瑕疵。此外，某些因错位而造成的瑕疵可能不是在工艺期间产生的，而是在工艺之后(以后)产生的。因此，较佳的是，在所有元件完成之后对这些元件进行瑕疵判定测试。
[0005]这样的测试技术的示例可以是老化测试(burn-1n test)。而且,除了提出老化测试之外，还提出了基于电容器的电容变化而利用电容器来检测错位的技术(例如，参照日本未经审查的专利申请公开第2001-118901号)。
[0006]然而，在日本未经审查的专利申请公开第2001-118901号中的技术中，难以执行高精度的电容测量。因此，期待实现能够精确地检测因错位而造成的瑕疵的技术。
【发明内容】
[0007]鉴于上述情形，所期望的是提供能够精确地检测因错位而造成的瑕疵的半导体装置以及使用这样的半导体装置的测试方法。
[0008]本发明的实施例提供了第一种半导体装置，其包括:基板，所述基板由半导体制成；以及器件群，所述器件群被形成于所述基板上并且由多个第一电容器构成。所述器件群包括一个或多个第一导电层且包括第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间。所述第一导电层包括沿着一个方向延伸的边缘，并且所述第二导电层包括具有大体上彼此相同的形状的多个子导电层。所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
[0009]本发明的该实施例的第一种半导体装置包括位于所述基板上的所述器件群(所述多个第一电容器)，所述器件群包括所述第一导电层和所述第二导电层且所述绝缘膜介于所述第一导电层与所述第二导电层之间，在所述器件群中，所述第二导电层包括具有大体上彼此相同的形状的所述多个子导电层，并且各所述子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。利用这样的构造，各所述电容器的电容基于所述第一导电层和所述子导电层彼此重叠的面积而变化；因此，能够基于这些电容而检测出所述第一导电层与所述第二导电层之间的错位。此时，因为能够利用所述多个电容器的各电容的相对比较来检测错位，所以即使所述绝缘膜的厚度在基板表面中有所变化，但是错位检测也不太可能会受到该变化的影响。
[0010]本发明的实施例提供了第二种半导体装置，其包括:基板，所述基板由半导体制成；多个第一电容器，所述多个第一电容器被形成于所述基板上，并且各所述第一电容器包括第一导电层和第二导电层，且绝缘膜介于所述第一导电层与所述第二导电层之间；以及检测电路，所述检测电路被构造成基于所述多个第一电容器的电容而检测所述第一导电层与所述第二导电层之间的错位量。设置了多个所述第一导电层，且所述第二导电层被设置成与各所述第一导电层部分地重叠或者整体地重叠，并且所述检测电路被构造成通过如下的算术处理来检测所述错位量，该算术处理利用了从所述多个第一电容器中选出的电容器的电容之差及所选出的电容器的电容之和。
[0011]本发明的该实施例的第二种半导体装置包括位于所述基板上的所述多个第一电容器且包括所述检测电路，所述多个第一电容器分别包括所述第一导电层和所述第二导电层且所述绝缘膜介于所述第一导电层与所述第二导电层之间；所述检测电路被构造成通过利用从所述多个第一电容器中选出的电容器的电容之差及所选出的电容器的电容之和的算术处理而检测所述错位量。利用基于上述预定的算术处理的错位检测，使得能够抵消所述绝缘膜的厚度，并且即使所述绝缘膜的膜厚度在基板表面中有所变化，也能够精确地检测错位。
[0012]本发明的实施例提供了第一种测试方法，其包括:基于利用由多个第一电容器构成的器件群而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；并且基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定。所述器件群包括第一导电层和第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间。所述第一导电层包括沿着一个方向延伸的边缘，并且所述第二导电层包括具有大体上彼此相同的形状的多个子导电层。所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
[0013]本发明的该实施例的第一种测试方法包括:基于利用由所述多个第一电容器构成的所述器件群而进行的电气测量，检测由半导体制成的所述基板上的层之间的相对错位量；并且基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定。在所述器件群中，所述第二导电层包括具有大体上彼此相同的形状的所述多个子导电层，并且所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。因为各所述电容器的电容基于所述第一导电层和所述子导电层彼此重叠的面积而变化，所以能够通过各所述电容器的电气测量来检测错位。此时，能够通过所述多个电容器的各电容的相对比较来检测错位；因此，即使所述绝缘膜的厚度在基板表面中发生变化，但是错位检测不太可能受到该变化的影响。
[0014]本发明的实施例提供了第二种测试方法，其包括:通过利用多个第一电容器的电气测量，检测由半导体制成的基板上的层之间的相对错位量；并且基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定。在所述错位量的所述检测中，通过使用从所述多个第一电容器中选出的电容器的电容之差以及所选出的电容器的电容之和的算术处理来检测所述错位量。所述第一电容器包括多个第一导电层且包括第二导电层，绝缘膜介于所述第一导电层与所述第二导电层之间，且所述第二导电层与各所述第一导电层的一部分或者整体重叠。
[0015]本发明的该实施例的第二种测试方法包括:通过使用所述多个第一电容器的电气测量，检测由半导体制成的基板上的层之间的相对错位量；并且基于所检测出的所述错位量而对所述基板上的各区域执行瑕疵判定。在所述错位量的所述检测中，通过使用从所述多个第一电容器中选出的电容器的电容之差以及所选出的电容器的电容之和的算术处理来检测所述错位量。通过基于预定的所述算术处理的错位检测，能够抵消所述绝缘膜的厚度，并且即使所述绝缘膜的厚度在基板表面中发生变化时，也能够精确地检测错位。
[0016]本发明的上述实施例的第一种半导体装置包括位于所述基板上的所述器件群(所述多个第一电容器)，所述器件群包括所述第一导电层和所述第二导电层且所述绝缘膜介于所述第一导电层与所述第二导电层之间，在所述器件群中，所述第二导电层包括具有大体上彼此相同的形状的所述多个子导电层，并且各所述子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。利用这样的构造、基于与所述第一导电层和所述子导电层彼此重叠的面积对应的各所述电容器的电容，能够检测所述第一导电层与所述第二导电层之间的错位。此时，因为使用了所述多个电容器的各电容的相对比较，所以能够在减小了所述绝缘膜在基板表面中的厚度变化的影响的同时检测出错位。于是，允许精确地检测出因错位而导致的瑕疵。
[0017]本发明的上述实施例的第二种半导体装置包括位于所述基板上的所述多个第一电容器且包括所述检测电路，所述多个第一电容器分别包括所述第一导电层和所述第二导电层，且所述绝缘膜介于所述第一导电层与所述第二导电层之间；所述检测电路被构造成通过使用从所述多个第一电容器中选出的电容器的电容之差以及所选出的所述电容器的电容之和的算术处理来检测所述错位量。利用基于上述预定的算术处理的错位检测，能够抵消所述绝缘膜的厚度，并且能够在不会受到所述绝缘膜的厚度变化的影响的前提下精确地检测错位。因此，能够精确地检测因错位而引起的瑕疵。
[0018]本发明的上述实施例的第一种测试方法包括:基于利用由所述多个第一电容器构成的所述器件群而进行的电气测量，检测由半导体制成的所述基板上的层之间的相对错位量；并且基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定。在所述器件群中，所述第二导电层包括具有大体上彼此相同的形状的所述多个子导电层，并且所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。因为各所述电容器的电容基于所述第一导电层和所述子导电层彼此重叠的面积而变化，所以能够通过各所述电容器的电气测量来检测错位。此时，因为能够通过所述多个电容器的各电容的相对比较来检测错位，所以能够在减小所述绝缘膜在基板表面中的厚度变化的影响的同时检测所述错位量。因此，能够精确地检测因错位而引起的瑕疵。
[0019]此外，通过基于所检测出的所述错位量而对所述基板上的各区域执行瑕疵判定，能够挑选出瑕疵区域。例如，瑕疵区域(瑕疵商品)可以被丢弃，或者可以被校正成为合格商品。而且，关于被判定为瑕疵的区域的反馈被提供给制造工艺，从而致使成品率的提高。
[0020]本发明的上述实施例的第二种测试方法包括:通过使用所述多个第一电容器而进行的电气测量，检测由半导体制成的所述基板上的层之间的相对错位量；并且基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定。在所述错位量的所述检测中，通过使用从所述多个第一电容器中选出的电容器的电容之差以及所选出的所述电容器的电容之和的算术处理来检测所述错位量。通过基于预定的所述算术处理的错位检测，能够抵消所述绝缘膜的厚度，并且能够精确地检测所述错位量而不会受到所述绝缘膜的厚度变化的影响。因此，能够精确地检测因错位而造成的瑕疵。
[0021]此外，能够通过基于所检测出的所述错位量而对所述基板上的各区域执行瑕疵判定，来挑选出瑕疵区域。例如，瑕疵区域(瑕疵商品)可以被丢弃，或者可以被校正成为合格商品。而且，关于被判定为瑕疵的区域的反馈被提供给制造工艺，从而致使成品率的提高。
[0022]本发明的实施例提供了第三种半导体装置，其包括:基板，所述基板由半导体制成；第一电容器，所述第一电容器被形成于所述基板上，并且所述第一电容器包括第一导电层和第二导电层，绝缘膜介于所述第一导电层与所述第二导电层之间；以及膜厚度测量设备，所述膜厚度测量设备被构造成测量所述第一电容器中的所述绝缘膜的厚度。在该半导体装置中，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠。
[0023]本发明的实施例提供了第三种测试方法，其包括:通过利用第一电容器而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定。在该测试方法中，所述第一电容器包括第一导电层和第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间。在所述错位量的所述检测中，测量所述第一电容器中的所述绝缘膜的厚度，然后考虑所测量出的所述厚度来检测所述错位量。
[0024]上面的说明仅仅是本发明的示例。本发明的实施例的效果不局限于上述效果，并且可以获得任何其他的效果，或者可以进一步包括任何其他的效果。
[0025]需要理解的是，前面的一般说明和下面的详细说明都仅是示例性的，且旨在提供对所要求保护的本技术的进一步说明。
【专利附图】
【附图说明】
[0026]本发明包含附图以便提供对本技术的进一步理解，并且附图被并入本说明书中且构成本说明书的一部分。附图图示了实施例，且与说明书一起用来解释本技术的原理。
[0027]图1A是用于说明布线之间的错位的示意图。
[0028]图1B是用于说明布线之间的错位的示意图。
[0029]图2A是用于说明布线之间的错位的示意图。
[0030]图2B是用于说明布线之间的错位的示意图。
[0031]图3是图示了布线连接工艺的示例的示意性截面图。
[0032]图4A是图示了老化测试的输出结果的特性图。
[0033]图4B是图示了老化测试的输出结果的特性图。
[0034]图4C是晶片外周部中的曝光发射图案(exposure shot pattern)的示例的图。
[0035]图5是图示了本发明第一实施例的半导体装置的示意性构造的示意图。
[0036]图6A是图示了图5所示的器件群的具体构造的平面图。
[0037]图6B是图示了图5所示的器件群的具体构造的截面图。
[0038]图7A是图示了图5所示的选择器电路的主要部分的构造示例的电路图。
[0039]图7B是图示了图5所示的选择器电路的主要部分的构造示例的电路图。
[0040]图8是在没有使用选择器电路的情况下的电路图。
[0041]图9是图示了选择器电路的输入选择信号和输出信号的组合的示例的图。
[0042]图1OA是用于说明电容测量技术的示例(桥接法)的电路图。
[0043]图1OB是用于说明电容测量技术的示例(使用LCR测量设备的技术)的电路图。
[0044]图11是用于说明电容测量技术的示例(CBCM方法)的电路图。
[0045]图12是图示了图11所示电路中的充电用的输入信号和放电用的输入信号的示例的示意图。
[0046]图13是用于说明电容测量技术的示例(CBCM方法)的电路图。
[0047]图14是图示了图13所示电路中的充电用的输入信号和放电用的输入信号的示例的示意图。
[0048]图15是图示了在为各电容器分别设置有参考电路的情况下的布局示例的电路图。
[0049]图16是图示了在设置有由各电容器共用的参考电路的情况下的布局示例的电路图。
[0050]图17A是图示了在基准位置处(没有错位)的器件群中的布局的示意图。
[0051]图17B是图示了具有图17A所示布局的器件群中的所测量电容的示例的特性图。
[0052]图18A是图示了在出现错位(小)的情况下器件群中的布局的示意图。
[0053]图18B是图示了具有图18A所示布局的器件群中的所测量电容的示例的特性图。
[0054]图19A是图示了在出现错位(大)的情况下器件群的布局的示意图。
[0055]图19B是图示了具有图19A所示布局的器件群中的所测量电容的示例的特性图。
[0056]图20A是图示了在出现错位(大)的情况下器件群中的布局的示意图。
[0057]图20B图示了具有图20A所示布局的器件群中的所测量电容的示例的特性图。
[0058]图21A是图示了在第二导电层小于设计值的情况下器件群中的布局的示意图。
[0059]图21B是图示了具有图21A所示布局的器件群中的所测量电容的示例的特性图。
[0060]图22A是图示了在图21A中的器件群中发生进一步错位的情况下的布局的示意图。
[0061]图22B是图示了具有图22A所示布局的器件群中的所测量电容的示例的特性图。
[0062]图23A是图示了在第二导电层大于设计值的情况下器件群的布局的示意图。
[0063]图23B是图示了具有图23A所示布局的器件群中的所测量电容的示例的特性图。
[0064]图24A是图示了在图23A中的器件群中发生进一步错位的情况下的布局的示意图。
[0065]图24B是图示了具有图24A所示布局的器件群中的所测量电容的示例的特性图。
[0066]图25是记录了因错位而造成的瑕疵点的半导体晶片的地图的示例的图。
[0067]图26A是用于说明在半导体晶片上形成绝缘膜的技术(溅射方法)的示意图。
[0068]图26B是用于说明在半导体晶片上形成绝缘膜的技术(旋涂方法)的示意图。
[0069]图27是用于说明半导体晶片表面中的绝缘膜厚度变化的示意图。
[0070]图28是图示了因半导体晶片表面中的绝缘膜厚度变化而造成的电容变化的特性图。
[0071]图29是图示了包括校正电路的存储器电路的主要部分的构造示例的电路图。
[0072]图30A是图示了变形例1-1的器件群中的布局的示意性平面图。
[0073]图30B是沿图30A的箭头所取得的截面图。
[0074]图31是图示了变形例1-2的器件群中的布局的示意性平面图。
[0075]图32是图示了变形例1-3的器件群中的布局的示意性平面图。
[0076]图33是图示了变形例1-4的器件群中的布局的示意性平面图。
[0077]图34是图示了变形例1-5的器件群中的布局的示意性平面图。
[0078]图35是图示了变形例1-6的器件群中的布局的示意性平面图。
[0079]图36是图示了变形例1-7的器件群中的布局的示意性平面图。
[0080]图37是图示了本发明第二实施例的半导体装置的示意性构造的示意图。
[0081]图38A是用于说明使用图37所示的膜厚度测量设备的膜厚度测量原理的示意图。
[0082]图38B是用于说明使用图37所示的膜厚度测量设备的膜厚度测量原理的示意图。
[0083]图39是用于说明利用图37所示的半导体装置而进行的错位检测的示意图。
[0084]图40是用于说明利用图37所示的半导体装置而进行的错位检测的示意图。
[0085]图41是图示了膜厚度测量设备的实例的示意图。
[0086]图42是图示了第二导电层的实例的示意图。
[0087]图43是图示了基于图41和图42的实例结果的示例的特性图。
[0088]图44是图示了变形例2的半导体装置的示意性构造的示意图。
[0089]图45A是用于说明利用图44所示的半导体装置而进行的错位检测的示意图。
[0090]图45B是用于说明利用图44所示的半导体装置而进行的错位检测的示意图。
[0091]图46A是图示了变形例3的构成第二导电层的子导电层的平面形状的示意图。
[0092]图46B是图示了因图46A所示的不同形状而造成的错位量与电容变化之间的关系的特性图。
[0093]图47A是图示了本发明第三实施例的半导体装置的主要部分的构造的示意图。
[0094]图47B是图示了在图47A所示的半导体装置中发生错位的情况下的布局的示例的示意图。
[0095]图48A是用于说明图47B所示布局中的面积之差的示意图。
[0096]图48B是用于说明图47B所示布局中的面积之和的示意图。
[0097]图49A是图示了变形例4-1的半导体装置的主要部分的构造的示意图。
[0098]图49B是图示了在图49A所示的半导体装置中发生错位的情况下的布局的示例的示意图。
[0099]图50A是图示了变形例4-2的半导体装置的主要部分的构造的示意图。
[0100]图50B是图50A所示的半导体装置的一部分的示意性放大图。
[0101]图51A是图示了变形例5-1的半导体装置的主要部分的构造的示意图。
[0102]图51B是图示了变形例5-2的半导体装置的主要部分的构造的示意图。
[0103]图51C是图示了变形例5-3的半导体装置的主要部分的构造的示意图。
[0104]图51D是图示了变形例5-4的半导体装置的主要部分的构造的示意图。
[0105]图51E是图示了变形例5-5的半导体装置的主要部分的构造的示意图。
【具体实施方式】
[0106]下面，将参照附图来详细地说明本发明的一些实施例。需要注意的是，按照下列顺序进行说明。
[0107]1.第一实施例(能够利用电气测量来检测因错位而造成的瑕疵的半导体装置的示例)
[0108]1-1.因半导体工艺中的错位而造成的瑕疵
[0109]1-2.半导体装置的构造
[0110]1-3.凭借使用半导体装置而进行的电气测量的测试方法的示例
[0111]1-4.电容校正的示例
[0112]2.变形例1-1至变形例1-7 (器件群布局的其他示例)
[0113]3.第二实施例(在使用膜厚度测量设备的情况下的示例)
[0114]4.变形例2 (导电层布局的另一个不例)
[0115]5.变形例3 (子导电层的平面形状的另一个示例)
[0116]6.第三实施例(在利用了使用电容之和的算术处理的情况下的示例)
[0117]7.变形例4-1和变形例4-2 (在检测到两个轴方向上的错位的情况下的算术处理的示例)
[0118]8.变形例5-1至变形例5-5 (电极布局的其他示例)
[0119]第一实施例
[0120]因半导体工艺中的错位而造成的瑕疵
[0121]在半导体集成电路(IC)等的制造工艺中，使用各种测试方法在该工艺期间或者在该工艺之后(在产品完成之后)检测该半导体IC是否为有瑕疵的，从而将瑕疵IC与合格IC区别地挑拣出来。此外，在产生了瑕疵的情况下，较佳的是，分析该瑕疵是在哪一个步骤中产生的以及该瑕疵的原因，然后将关于分析结果的反馈提供给制造工艺，从而导致成品率的提闻，或者导致在提闻成品率时所必需的时间减少。
[0122]在这样的工艺中产生的瑕疵的示例可以包括层之间(导电层之间)的错位(重叠错位)。例如，当在借助于通路(via)而进行的层间的布线连接工艺期间发生错位时，就产生了连接不良。或者，当在各种电容器的形成工艺中发生了上导电层与下导电层之间的错位时，就会发生诸如无法获得所需电容值等失败。下面，将参照图1A、图1B、图2A和图2B来说明布线连接中的错位。然而，在这些图中，仅仅布线部分被有选择地且示意性地图示出来。图1A和图2A是立体图，且图1B和图2B是截面图。例如，如图1A和图1B所示，在把被布置于不同层中的导电层(上布线IlOa和下布线111)彼此连接起来的情况下，在使下布线111、连接部IlOb和上布线IlOa对齐从而彼此重叠的同时在各层上执行图形形成处理。此时，在下布线111和连接部IlOb等的侧表面上形成诸如阻挡金属或扩散防止膜等保护膜113。
[0123]然而，如图2A所示，在连接部I 1b和上布线I 1a不是被形成于相对于下布线111的理想位置处的情况下(在发生错位的情况下)，如图2B中的X所示，连接部IlOb的一部分暴露于保护膜113上。而且，下布线111距相邻电极112的距离减小了。因为电场强度与该距离的平方成反比，所以电场强度随着下布线111与电极112之间的距离的减小而增大，由此很容易造成所谓的离子迁移。在错位较大的情况下，连接部IlOb可能会与电极112的保护膜113接触。在不顾错位的发生而仍以这样的方式确保下布线111与上布线IlOa之间的电气连接的情况下，难以在该工艺期间的测试中检测出瑕疵，并且随着时间的推移因为离子迁移等而发生短路。以这样的方式，后来可能会产生瑕疵。
[0124]图3图示了作为上述布线连接工艺的示例的钨插塞(W插塞)的形成工艺。当形成钨插塞时，例如，在形成了下布线111以及层间绝缘膜114和115之后，通过使用抗蚀剂116而进行的蚀刻在层间绝缘膜115中形成接触孔H。作为下布线111，例如，可以使用铝和铜的合金(Al-Cu基合金)；而且，作为层间绝缘膜114和115，例如，可以使用利用TEOS(四乙氧基硅烷)气体而形成的等离子体氧化物膜(S12)。然后，在将抗蚀剂116剥离且清洗干净之后，例如，形成具有预定厚度且由钨(W)制成的连接部110b，从而填充接触孔H，然后将连接部IlOb平坦化(打磨)直到连接部IlOb具有与层间绝缘膜115的厚度大体上相等的厚度。随后，通过例如溅射方法而形成上布线110a，并且通过借助于例如光刻法的蚀刻而将上布线IlOa图形化。需要注意的是，作为上布线110a，可以使用例如添加了 Cu或Si的招。
[0125]需要注意的是，作为在其内部可能发生上述错位的布线连接构造，除了可以列举该构造以外，还可以列举其中上布线IlOa和连接部IlOb被一体化地形成的构造，例如利用所谓的双镶嵌工艺而形成的布线结构。此外，在这种情况下，布线连接工艺中的错位是典型例子；然而，例如，甚至在电容器形成工艺中，也可能产生因错位而造成的瑕疵。例如，在当形成各种电容器时而在上导电层与下导电层之间发生错位的情况下，电容因为错位量而改变；因此，不能获得所设计的电容，并且电路的操作不符合规格。
[0126]因上述错位而造成的瑕疵(也包括后来产生的瑕疵)可以通过例如老化测试来检测。该老化测试是在制造工艺之后对实际上处于一定时间内的负荷下的晶片表面上的所有点而执行的，并且该老化测试是基于被称为老化研究的技术的分析测试。图4A是图示了利用老化测试而得到的输出结果的地图，并且图4B是图示了半径(从晶片的中心到外缘的距离)与瑕疵指标(defect index)之间的关系的特性图。因此，显然，因错位而造成的大量的瑕疵点(在图4B中的纵轴上的1.5以上的点)主要在晶片外周部中产生。这是因为光刻步骤中的曝光发射图案P中的散焦点很容易在晶片外周部el的附近产生(参照图4C)。在散焦点处，难以执行根据设计的图形化，并且上述的错位很容易发生。此外，在工艺期间的测试中，一般只测试晶片表面中的代表点；因此，一个原因是:外周部中的瑕疵更有可能被忽略。在老化测试步骤中，在产品发货前，对所有的IC都执行最后分拣，以将合格IC与瑕疵IC区别地挑拣出来。
[0127]下面将要说明的该实施例的半导体装置(半导体装置I)适合被用来检测上述错位。此外，使用该半导体装置I的测试方法适合被用作上述老化测试的替代方法或者适合被用来减轻老化测试中的时间负担。
[0128]半导体装置I的构造
[0129]图5是图示了该实施例的半导体装置I的示意性构造的示意图。半导体装置I包括至少一个电容器，并且具有能够利用使用该电容器而进行的电气测量来检测错位的设备构造。半导体装置I可以包括由多个电容器1a(第一电容器)构成的器件群1A。器件群IA中的各电容器1a可以通过例如选择器电路(选择器电路20Χ或选择器电路20Υ)而被连接至测量部30。
[0130]器件群IA包括第一导电层11和第二导电层12，且绝缘膜(图5中未图示)介于第一导电层11与第二导电层12之间。第一导电层11和第二导电层12之中的第二导电层12包括多个(这里，7个)子导电层12a (第二导电层12被分割成多个子导电层12a)。构成器件群IA的电容器1a的数量和布局可以对应于例如子导电层12a的数量和布局，并且一个子导电层12a和第一导电层11彼此重叠的部分构成一个电容器10a。
[0131]器件群IA是被构造成根据多个电容器1a的布局而检测沿轴方向的错位的单元。构成器件群IA的电容器1a的数量可以是两个以上；然而，电容器1a的数量增加得越多，就能越精确地检测错位。器件群IA可以被设置成例如沿着X轴方向和Y轴方向，并且能够检测沿着彼此正交的两个轴方向(X轴方向和Y轴方向)的错位。此外，例如，在半导体工艺中多个器件群IA可以被形成于晶片表面中的相应各点(选择性区域或者与各IC芯片相邻的相应各区域)中。
[0132]电容器的布局构造
[0133]图6A图示了一个器件群IA的平面构造的放大图。图6B是沿着图6A的线1_1所取得的沿箭头方向观看的截面图。第一导电层11被设置于例如由诸如硅等半导体制成的基板13上的选择性区域中，并且第二导电层12被设置于第一导电层11上且绝缘膜14在它们两者之间。如上所述，第二导电层12被分割成多个子导电层12a，并且该多个子导电层12a彼此电隔离。
[0134]各电容器1a是由子导电层12a、第一导电层11的一部分(与子导电层12a面对着的一部分)以及被设置于它们二者中间的绝缘膜14构成的。在这种情况下，图示了如下的构造(在没有发生错位的情形下):该构造中，构成第二导电层12的全部子导电层12a各者都被设置于与第一导电层11面对着的区域中。然而，在发生了稍后将要说明的错位的情况等情况下，全部子导电层12a不一定都被设置成面对第一导电层11。仅必要的是将第一导电层11和第二导电层12设置成彼此部分地重叠。
[0135]在该实施例中，在这样的器件群IA中，第一导电层11具有包括沿着一个轴方向延伸的边缘(例如，边缘bl和b2)的XY平面形状(在下文中，简称为平面形状)，例如矩形形状或正方形形状。边缘bl和b2沿着与将要检测错位的轴方向(在下文中，称为“检测方向”;这里，Y轴方向)正交的方向(这里，X轴方向)延伸。如图5所示，第一导电层11的平面形状可以是让矩形形状在某一部分处弯曲的“L”字母形，并且第一导电层11可以被设置为多个器件群IA的公共导电层。然而，第一导电层11不局限于这样的构造，并且只要第一导电层11具备带有边缘bl (或者边缘b2)的形状，那么各第一导电层11可以被单独地提供给各器件群1A。此外，如稍后将要说明的，取决于子导电层12a的布局，第一导电层11可以在器件群IA中被分割成两个以上(可以设置有多个第一导电层11)。在各第一导电层11被单独提供给各器件群IA(或者被单独设置于各器件群IA中)的情况下，第一导电层11可以优选地彼此电连接。
[0136]在第二导电层12中，所述多个子导电层12a具有大体上彼此相同的形状。所述多个子导电层12a被设置于相对于第一导电层11的边缘bl(或边缘b2)而相对不同的位置处。例如，在图6A所示的示例中，所述多个子导电层12a各者具有矩形平面形状，该矩形平面形状具有沿着与检测方向(这里，Y轴方向)正交的方向的长边。子导电层12a的各短边(al至a7)的位置在检测方向(这里，Y轴方向)上彼此不同，并且所述多个子导电层12a被布置成以阶梯的方式偏移。例如，子导电层12a以间隔dl (例如，大约0.5 μ m至大约
2.0 μ m)沿着X轴方向被布置着,并且被布置成沿着Y轴方向以距离d2 (例如,大约0.01 μ m至大约0.1 μ m)偏移。
[0137]选择器电路20X和20Y是可以被提供给例如与其相应的器件群IA的开关电路，并且被构造成依次选择构成器件群IA的多个电容器1a的各电容以便测量。由选择器电路20X和20Y选出的电容器1a的电容经由测量部30 (或者在测量部30中)而被测量。
[0138]图7A是图不了选择器电路20X和20Y的构造不例的电路图。需要注意的是，因为选择器电路20X和20Y具有相似构造，所以将选择器电路20X作为示例进行说明。选择器电路20X可以包括如下的开关元件(例如，如图所示的三端晶体管Tr)，该开关元件通过选择线L2而被连接至各电容器1a的一端(子导电层12a)。在选择器电路20X中，当选择信号被输入至各晶体管的栅极时，待测量的电容器1a就被选择。要被输入至各晶体管的选择信号是在例如包括如图7B所示的输入开关电路210和各种逻辑电路的电路(解码电路)中而被生成的，并且是从该电路而被输出的。虽然没有图示，但是图7B中的输出侧A、B、C、D、E、F和G分别被连接至图7A中的各晶体管Tr的栅极A至G。此外，根据构成器件群IA的电容器1a的数量来设定输入开关电路210的数量，并且在设置有η个输入开关电路210 (η是I以上的整数)的情况下，能够执行2"个电容器1a之间的切换。在这种情况下，因为器件群IA包括七个电容器10a，所以在选择器电路20X中，使用三个输入开关电路210。需要注意的是，除了设置有输入开关电路210以外，被构造用来提供电路操作用的电力的电源电路(未图示)等被设置给选择器电路20X。
[0139]需要注意的是，如图8所示，在不设置选择器电路20X和20Y的情况下，测量部30可以被设置给各电容器1a的一端(子导电层12a)。然而,在构成器件群IA的电容器1a的数量很大的情况下，当不使用选择器电路20X和20Y时，测量部30的数量就增加了(这里，对于一个器件群IA来说，八个测量部30是必要的)；因此，可以优选地设置有选择器电路 20X 和 20Y。
[0140]测量部30包括:被构造成用于测量电容器1a的电容量(在下文中，简称为“电容”)的电路；以及被构造成用于检测错位的检测电路。或者，测量部30可以起到输出用端子(电极或焊盘)的作用，并且在这种情况下，当测量部30被连接至各种电表或测量电路等时，执行电容测量和错位检测。作为电容测量技术，存在有各种技术，并且电容测量技术没有特别地限制，但是电容测量技术的示例可以包括:使用AC(交流)电流表的技术；桥接法；使用LCR测量设备的技术；利用充电时间常数的技术；以及CBCM(基于电荷的电容测量:Charge Based Capacitance Measurement)方法。通过器件群IA中的多个电容器1a的各个所测量电容的相对比较来检测错位。下面将说明电容测量和错位检测的各自操作(使用半导体装置I而进行的测试方法)。
[0141]测试方法
[0142]在本实施例的半导体装置I中，通过利用具有上述构造的器件群IA的电容器1a而进行的电气测量来执行错位检测。基于该检测的结果，对半导体晶片表面中的各区域执行瑕疵判定。更具体地，首先，当通过控制部(未图示)而将各预定信号输入至相应的选择器电路20X和20Y时，一个接一个地按顺序切换器件群IA中的多个电容器1a以使所述多个电容器1a与测量部30连接。图9图示了被输入至选择器电路20X和20Y(更具体地，然后至图7B所示的输入开关电路210)的选择信号与输出信号的组合的示例。需要注意的是，被输入至选择器电路20X和20Y各者的各选择信号可以彼此不同，或者可以将同一信号用作选择信号。
[0143]在由选择器电路20X和20Y(与测量部30连接)选出的电容器1a中，利用各种测量技术在测量部30中(或者经由测量部30)测量出电容。下面将说明电容测量技术的示例。
[0144]电容测量
[0145]1.利用AC电流表的测量
[0146]例如，具有已知振幅和已知频率的交流电流流过电容器10a，并且能够利用下列表达式(I)来确定电容C，其中f是频率。
[0147]I = 2 31 fCV(I)
[0148]2.桥接法
[0149]作为与上述测量一样地使用交流电流来测量出电容的技术，可以使用所谓的桥接法，并且所述桥接法允许高精度的电容测量。图1OA图示了利用桥接法的测量电路的示例。在这种情况下，将电容Cl以及电阻R1、R2和R3调节成不允许电流流过两个桥接电路(即，使得电压为V = O)，并且这时利用电容Cl以及电阻Rl、R2和R3各值来确定电容C。
[0150]3.使用LCR测量设备的测量
[0151]可替代地，存在着根据谐振频率来测量出电容的技术。在这种情况下，通过用具有已知电感的线圈的组合来形成谐振电路且通过测量谐振频率，利用下列表达式(2)来确定电容C。
[0152]f = I/{2 31.(LC)1/2}(2)
[0153]LCR测量设备被用来测量谐振频率。LCR测量设备的代表性测量方式是使用如图1OB所示的电路的自动平衡桥接法。需要注意的是，图1OB中的“DUT”代表“测试下的装置(Device Under Test) ”,并且对应于待测量的对象。此外，高增益放大器310被构造成自动地调节增益，从而能够使得分别流过反馈电阻器R和DUT的电流彼此相等，即，使得低电位侧(图中的L端子侧)一直是虚拟接地(电位为O)。此时，在此时的输入电压E1和输出电压E2下，利用下列表达式(3)和(4)来测量相位角91和θ2。根据这些结果和反馈电阻器R、利用下列表达式(5)和(6)来确定DUT的阻抗Ζχ。然后，基于下列表达式(7)，根据阻抗Zx中的实部(Rx)和虚部(Xx)之中的虚部Xx的值来确定DUT的电容C，其中j是虚数。
[0154]E1 = IE11.cos Θ j+j.IE11.SinQ1(3)
[0155]E2 = IE21.cos Θ 2+j.IE21.sin θ 2(4)
[0156]Zx = R.E1ZE2(5)
[0157]Zx = R.E11 / IE2.{cos ( θ「θ 2) + j.sin ( θ「θ 2)} (6)
[0158]Xx = j/ ω C(7)
[0159]4.利用充电时间常数的技术
[0160]此外，通过对电容器1a充电且测量直到到达固定电压V的时间t(或者测量经过固定时间t之后所到达的电压V)，能够使用下列表达式(8)的关系来确定电容C。
[0161]V = (I/C).t(8)
[0162]5.CBCM 方法
[0163]为了测量非常小的电容，可以使用考虑了布线电容(寄生电容)的CBCM方法。图11图示了利用CBCM方法的测量电路的示例。在待测量的电容C非常小的情况下，由布线等造成的寄生电容C’的影响增加。在CBCM方法中，使用被构造成去除了寄生电容C’的影响的参考电路Ul。更具体地，在参考电路Ul中，设置有充电用的一对晶体管TrA (这里，PM0S)和放电用的一对晶体管TrB(这里，NM0S)，并且它们被构造成使它们的布线构造是对称的。因此，在晶体管TrA和晶体管TrB各自的组合中生成了相同的寄生电容C’，并且最后使得能够去除寄生电容C’的影响。待测量的电容器1a被连接至这样的参考电路Ul中的一个晶体管Trl和一个晶体管TrB。
[0164]在这样的测量电路中，电容器1a被充电和放电。图12图示了分别被输入至晶体管TrA的栅极和晶体管TrB的栅极的信号CLKl和CLK2的波形的示例。首先，当被输入至晶体管TrA的信号CLKl处于低电平且被输入至晶体管TrB的信号CLK2处于高电平时，电容器1a被充电(图11中的P1)。这时，参考电路Ul的寄生电容C’也被充电。需要注意的是，在这种情况下，PMOS被用作晶体管TrA ;因此，当信号CLKl处于低电平时，晶体管TrA被接通，并且当信号CLKl处于高电平时，晶体管TrA被关断。然而，当PMOS和NMOS同时被接通时，直通电流流动；因此，信号CLK2的导通周期(ON per1d)可以优选地被设定成比信号CLKl的断开周期(OFF per1d)短。
[0165]接着，当被输入至晶体管TrA的信号CLKl处于高电平且被输入至晶体管TrB的信号CLK2处于低电平时，电容器1a被放电(图11中的P2)。这时，参考电路Ul的寄生电容C’也被放电。需要注意的是，因为NMOS被用作晶体管TrB，所以当信号CLK2处于高电平时，晶体管TrB被接通，并且当信号CLK2处于低电平时，晶体管TrB被关断。
[0166]在充电和放电之后，测量出图11中的电流I和I’，并且确定电流I与I’ 二者之差。在这种情况下，电流I是流过电容器1a和寄生电容C’的电流，并且电流I’是仅流过寄生电容C’的电流。因此，通过确定电流I与I’二者之差，寄生电容C’彼此抵消，并且允许利用下列表达式(9)来确定电容C。需要注意的是，f是测量频率，并且被设定在约IkHz至几十MHz的范围内。
[0167]Ι-Γ =C* Vdd.f(9)
[0168]需要注意的是，在上述的参考电路Ul中，说明了其中PMOS被用作充电用的晶体管TrA的示例；然而，如图13所示晶体管TrA可以是NM0S。此外，图14图示了在这种情况下分别被输入至晶体管TrA的栅极和晶体管TrB的栅极的信号CLKl和CLK2的波形的示例。在晶体管TrA是NMOS的情况下，当信号CLKl处于高电平时晶体管TrA被接通，并且当信号CLKl处于低电平时晶体管TrA被关断。然而，因为充电用的晶体管TrA被设置于离参考电位Vdd较近的一侧，所以当PMOS被用作晶体管TrA时，导通电阻比在NMOS被用作晶体管TrA的情况下的导通电阻低；因此，效率更高。
[0169]此外，图15图示了在设置有多个(例如，与构成器件群IA的电容器1a的数量相等的数量)上述测量电路的情况下的电路布局。在该示例中，参考电路Ui被设置给各电容器1a ;因此，使得能够精准地去除寄生电容。需要注意的是，用于信号CLKl和CLK2的输入端子可以被提供给各电容器10a，或者可以在电容器1a之间被共用。在这种情况下，用于信号CLKl的输入端子被提供给各电容器1a,并且用于信号CLK2的输入端子在各电容器1a之间被共用。
[0170]或者,如图16所示,包括用于去除寄生电容的晶体管TrA和TrB的一个参考电路U2可以被设置给多个电容器10a。在这种情况下，信号CLKl通过选择器电路320而被顺序地输入至各电容器1a的用于充电的晶体管TrA。利用这样的电路布局，与图15所示的示例相比，参考电路部分的空间减小。
[0171]当利用上述技术而在测量部30中(或者经由测量部30)测量器件群IA中的多个电容器1a中的各者的电容时，通过各个所测量电容的相对比较来检测错位(错位量)。下面将说明该实施例中的错位检测的算术。
[0172]错位检测
[0173]图17A示意性地图示了基准位置处的第一导电层11和第二导电层12的布局。在该示例中，第一导电层11和第二导电层12被布置成如下的状态:其中，构成第二导电层12的所有子导电层12a都位于第一导电层11的边缘bl和b2内(没有从边缘bl和b2突出)。将这样的布置作为其中在第一导电层11与第二导电层12之间不发生错位的基准布局(即，根据设计值而形成的基准布局)来进行说明。此外，为了方便，与七个子导电层12a对应的七个电容器1a用附图标记Cl至C7来表示，并且将在下面说明它们。
[0174]图17B图示了被布置于图17A所示布局中的电容器Cl至C7的电容[fF(毫微微法拉)]的测量结果的示例。在以这样的方式不发生错位的情况下，电容器Cl至C7具有大体上彼此相等的电容。因此，在将电容器Cl至C7的所测量电容相互比较且这些电容没有特别变化的情况下，能够判定没有发生错位。下面，将使用该示例作为基准而说明当发生错位时的电容变化的示例。
[0175]图18A示意性地图示了第一导电层11和第二导电层12的布局(在从基准位置发生相对较小的错位的情况下)。在该示例中，第一导电层11和第二导电层12被布置成处于如下的状态:其中，构成第二导电层12的子导电层12a之中的只有一个以上子导电层12a的末端(这里，与电容器C7对应的子导电层12a的短边a7)从第一导电层11的边缘b2向外突出。
[0176]图18B图示了被布置于图18A所示布局中的电容器Cl至C7的电容[fF (毫微微法拉)]的测量结果的示例。例如，在以这样的方式沿着X轴方向发生极小的错位的情况下，在电容器C7中，子导电层12a和第一导电层11彼此重叠的面积减小，并且电容器C7具有比其他电容器Cl至C6小的电容。换言之，因为多个子导电层12a被布置成以阶梯的方式偏移，所以在发生上述的极小错位的情况下，电容器Cl至C7之中的一个以上电容器中发生电容变化(至少一个电容减小了)。将这些电容器Cl至C7的电容相互比较，并且能够基于电容以阶梯的方式改变的部分与电容不改变的部分之间(这里，例如，电容器C6与07之间)的边界以及多个子导电层12a的布局(子导电层12a的平面形状、间隔d2等)，来容易地判定错位量。
[0177]需要注意的是，利用一个器件群IA而检测出的错位量仅是沿着一个轴方向的错位，并且在该示例中，沿着X轴方向的错位量是可检测的。因此，如图5所示，器件群IA可以优选地被设置成沿着两个方向，即，X轴方向和Y轴方向。
[0178]图19A示意性地图示了第一导电层11和第二导电层12的布局(在从基准位置发生相对较大的错位的情况下)。在该示例中，第一导电层11和第二导电层12被布置成处于如下的状态:其中，构成第二导电层12的子导电层12a之中的一半以上子导电层的末端(这里，与电容器Cl至C6对应的子导电层12a的短边al至a6)从第一导电层11的边缘bl向外突出(伸出)。
[0179]图19B图示了被布置于图19A所示布局中的电容器Cl至C7的电容[fF(毫微微法拉)]的测量结果的示例。例如，在沿着X轴方向发生错位的情况下，在电容器Cl至C7中，子导电层12a和第一导电层11彼此重叠的面积以阶梯的方式改变，从而使电容器CI至C7的电容以阶梯的方式(朝着左边下降)改变。换言之，因为多个子导电层12a被布置成以阶梯的方式偏移，所以在发生错位的情况下，会根据错位量而在电容器Cl至C7中发生阶梯式的电容变化。将这些电容器Cl至C7的电容彼此进行相对地比较，并且能够基于电容以阶梯的方式改变的部分与电容不改变的部分之间(这里，例如，电容器C6与C7之间)的边界以及多个子导电层12a的布局(子导电层12a的平面形状、间隔d2等)，来容易地判定错位量。
[0180]图20A示意性地图示了第一导电层11和第二导电层12的布局(在从基准位置发生相对较大的错位的情况下)。在该示例中，第一导电层11和第二导电层12被布置成处于如下的状态:其中，构成第二导电层12的子导电层12a之中的一半以上子导电层的末端(这里，与电容器C2至C7对应的子导电层12a的短边a2至a7)从第一导电层11的边缘b2向外突出。
[0181]图20B图示了被布置于图20A所示布局中的电容器Cl至C7的电容[fF (毫微微法拉)]的测量结果的示例。例如，在沿着X轴方向发生错位的情况下，在电容器Cl至C7中，子导电层12a和第一导电层11彼此重叠的面积以阶梯的方式改变，从而使电容以阶梯的方式(向右边下降)改变。换言之，因为多个子导电层12a被布置成以阶梯的方式偏移，所以在发生错位的情况下，会根据错位量而在电容器Cl至C7中发生阶梯式的电容变化。将这些电容器Cl至C7的电容彼此进行相对地比较，并且能够基于电容以阶梯的方式改变的部分与电容不改变的部分之间(这里，例如，电容器Cl与C2之间)的边界以及多个子导电层12a的布局(子导电层12a的平面形状、间隔d2等)，来容易地判定错位量。
[0182]此外，当将图19A和图19B所示的示例与图20A和图20B所示的示例相互比较时，根据沿着X轴方向发生的错位的方向，电容器Cl至C7中的阶梯式电容变化的斜率是不同的。因此，能够基于该阶梯式变化的斜率(向右边下降，或者向左边下降，等等)来判定发生错位的方向。
[0183]而且，在上述示例中，检测到在第一导电层11与第二导电层12之间发生的错位；然而，甚至在第一导电层11和第二导电层12中的一者被形成为小于(或者大于)设计值的情况下，也会发生电容变化；因此，尺寸的差异也是可检测的。
[0184]例如，如图21A所示，在第二导电层12被形成为小于设计值的情况下，如图21B所示，例如，可以测量出比图17B中的测量结果小的电容。因此，在已知根据设计值的电容的情况下，即使除了发生错位以外还发生了尺寸的差异，但是基于电容变化也能够检测出尺寸差异的发生。
[0185]此外，如图22k所示，在发生错位和尺寸差异两者的情况下，例如，测量结果可以是如图22B所示。在该示例中，与电容器Cl和C2对应的子导电层12a的短边al和a2被布置成从第一导电层11的边缘bl突出，并且第二导电层12被形成为小于设计值。在这种情况下，当将电容器Cl至C7各自的电容相互比较时，例如，虽然在电容器C2与C3之间的边界附近发生了电容变化，但是在没有发生阶梯式电容变化的部分(与电容器C3至C7对应的部分)中，电容的值小于图17B中的测量结果。因此，错位量和尺寸差异的发生这两者都是可检测的。
[0186]另一方面，如图23A所示，在第二导电层12被形成为大于设计值的情况下，如图23B所示，例如，可以测量出比图17B中的测量结果大的电容。此外，在该示例中，最上面的子导电层12a和最下面的子导电层12a (与电容器Cl和C7对应的子导电层12a)的短边al和a7分别从边缘bl和b2突出；因此，位于图23B中的两端处的电容器Cl和C7的电容比其他电容器C2至C6的电容略小。
[0187]而且，如图24A所示，在第二导电层12被形成为大于设计值且错位和尺寸差异两者都发生的情况下，例如，可以获得如图24B所示的测量结果。在该示例中，与电容器Cl和C2对应的子导电层12a的短边al和a2被布置成从第一导电层11的边缘bl向外突出，并且第二导电层12被形成为大于设计值。在这种情况下，当将电容器Cl至C7各自的电容相互比较时，例如，虽然在电容器C2与C3之间的边界附近发生了电容变化，但是在没有发生阶梯式电容变化的部分(与电容器C3至C7对应的部分)中，电容的值大于图17B中的测量结果。
[0188]如上所述，在该实施例中，在器件群IA中，构成第二导电层12的多个子导电层12a的末端(短边al至a7)被布置在相对于第一导电层11的边缘bl和b2而相对不同的位置处。因此，当测量多个电容器1a各自的电容且将各自的所测量电容彼此进行相对地比较时，能够检测出第一导电层11与第二导电层12之间的错位。
[0189]瑕疵判定
[0190]在各器件群IA执行了错位检测之后，能够基于错位检测的结果来判定是否存在瑕疵。例如，所检测出的错位量超过容许范围(预定阈值)的情况被判定为瑕疵。该瑕疵判定是允许由诸如IC制造者等半导体装置I的用户来执行的。此外，通过在晶片表面中的各个不同位置处设置器件群1A，允许对各区域(该晶片中的各选择性区域，或者各IC芯片)执行判定。更具体地，被形成于检测到错位的器件群IA附近的IC或者被形成得邻近于这样的器件群IA的IC被判定为瑕疵产品。因此，在晶片表面中，产生了因错位而造成的瑕疵的点是可精确检测到的，并且各IC芯片上的瑕疵判定是可能的。能够实现高效率的半导体工艺。
[0191]图25图示了其中记录了因错位而造成的瑕疵IC的地图的示例。可以以这样的方式而制作出如下的地图:该地图中，记录了被判定为瑕疵产品的IC在半导体晶片120的表面中的位置。本示例表明:在半导体晶片120的外周部附近产生了因错位而造成的瑕疵。此外，通过制作这样的地图且向制造工艺提供关于产生瑕疵的位置和瑕疵的原因(这里，错位)的反馈，预期能够提高成品率。
[0192]在半导体工艺中，如图26A所示，利用溅射方法在半导体晶片120上形成绝缘膜(对应于图6B中的绝缘膜14)，或者如图26B所示，利用旋涂方法等在半导体晶片120上形成绝缘膜(对应于图6B中的绝缘膜14)。因此，如图27所示，在半导体晶片120的表面中，绝缘膜14的厚度随着区域的不同而变化，并且例如，晶片中心部附近的区域Sa中的厚度tl往往较大，而晶片外周部附近的区域Sb中的厚度t2往往较小。
[0193]用下列表达式(10)来代表性地表示通过将绝缘膜夹在一对导电层之间而构成的电容器的电容C，其中Stl是真空介电常数，ε是绝缘膜的相对介电常数，d是导电层之间的距离(绝缘膜的厚度)，且S是导电层的面积。
[0194]C= ε0.ε.S/d (10)
[0195]因此，在面积S相等的情况下，如图28所示，电容因为从半导体晶片120的中心部至外周部的各区域中的绝缘膜厚度变化而变化。
[0196]在该实施例中，如上所述，器件群IA被设置于晶片表面中的各个不同位置处，并且通过各器件群IA的电容的相对比较而检测错位。因此，即使在上述晶片表面中发生了绝缘膜厚度变化的情况下，错位检测也不太可能受到该变化的影响。因此，能精确地检测因错位而造成的瑕疵。
[0197]电容校正
[0198]在使用上述半导体装置I的测试方法中，已经说明了如下的例子:通过使用器件群IA而进行的电气测量来执行错位检测，并且基于该检测结果而执行瑕疵判定；然而，作为进一步的应用示例，可以校正被判定为瑕疵的位置。例如，通过电容补偿，可以将因为IC(这些IC中，使用了诸如各种电容器等电容器)中的上述错位而造成的不符合规格(即，设计值)的IC校正为合格1C。
[0199]图29是包括校正电路(校正电路40)的存储器电路的主要部分的构造示例。在该存储器电路中，例如，保持电容器410的一端通过开关元件411而被连接至位线BL和字线WL，并且当高电平的信号被输入至字线WL时，保持电容器410通过位线BL而被充电。在这样的存储器电路中，例如，被构造成用于校正保持电容器410的电容的校正电路40可以与保持电容器410并联连接。
[0200]校正电路40包括至少一个用于校正的电容器(这里，四个电容器Cal、Ca2、Ca3和Ca4)且包括电容选择部41，电容选择部41能够将这些电容器Cal至Ca4中的至少一个电容器与保持电容器410断开。电容器Cal至Ca4被并排布置着，并且具有彼此相同或者彼此不同的电容。电容选择部41可以由例如保险丝构成。利用保险丝而将电容器断开的技术的示例包括:使用多线路的技术；以及利用激光的技术。此外，借助于非易失性存储器，电容器可以被构造成利用诸如晶体管等开关元件而被断开。在校正电路40中，利用电容选择部41，与错位量对应地使电容器Cal至Ca4中的不必要的电容器断开，并且对保持电容器410执行电容校正。
[0201]例如，在发生错位的情况下，保持电容器410的电容Cs小于设计值；因此，利用电容器Cal至Ca4的任意组合来弥补电容不足。例如，在电容Cs的设计值(所必需的电容量)是22pF(皮法)的情况下，但是因为错位只获得17pF，通过使用校正电路40来弥补5pF的不足。例如，在电容器Cal、Ca2、Ca3和Ca4被构造成分别具有8pF、4pF、2pF和IpF的情况下，通过使用电容选择部41而使例如电容器Cal和Ca3被选择性地断开。因此，通过添加电容器Ca2和Ca4的电容之和(5pF)而使得能够获得所需的电容22pF。在该示例中，处于如下状态的IC被发货:该状态中，电容器Ca2和Ca4被电连接至保持电容器410，并且电容器Cal和Ca3与保持电容器410电切断。
[0202]需要注意的是，本实施例的保持电容器410对应于本发明实施例中的“第二电容器”的具体示例，并且电容器Cal至Ca4对应于本发明实施例中的“第三电容器”的具体示例。
[0203]如上所述，在本实施例的半导体装置I中，例如，半导体晶片表面中包括器件群IA (多个电容器10a)，并且各器件群IA包括第一导电层11和第二导电层12，且绝缘膜14介于第一导电层11与第二导电层12之间。第二导电层12是由具有大体上彼此相同的形状的多个子导电层12a构成的，并且各子导电层12a被布置在相对于边缘bl和b2而相对不同的位置处。利用这样的构造，各电容器的电容因为第一导电层11和子导电层12a彼此重叠的面积的不同而变化；因此，能够基于这些电容变化而检测第一导电层11与第二导电层12之间的错位。因为以这样的方式能够通过多个电容器1a各自的电容的相对比较而检测器件群IA中的错位，所以即使在晶片表面中发生绝缘膜14的厚度变化，但是错位检测不大可能受到该变化的影响。因此，能够精确地检测因错位而造成的瑕疵。
[0204]接着，下面将说明上述第一实施例的半导体装置中的器件群的变形例。除了可以是上述构造以外，还存在有器件群(第一导电层和第二导电层的布局)的各种不同构造。下面，将作为示例来说明这些构造中的一些构造。需要注意的是，用与上述第一实施例的附图标记相同的附图标记来表示相同器件，并且将不做进一步说明。
[0205]变形例1-1
[0206]图30A是图示了变形例1-1的器件群(器件群1B)的XY平面构造的示意图。图30B是沿着图30A的线I1-1I所取得的在箭头方向上观看的截面图。在上述第一实施例的器件群IA中，针对多个子导电层12a而设置有一个(公共的)第一导电层11 ;然而，如同本变形例中的器件群IB—样，可以设置有多个第一导电层11。然而，所述多个第一导电层11彼此电连接。与上述第一实施例一样，第二导电层12包括多个子导电层12a,并且在该不例中，第一导电层11和子导电层12a被安排成使各个子导电层12a重叠于与其相应的第一导电层11上。
[0207]在本变形例中，各第一导电层11包括沿着一个轴方向(这里，X轴方向)延伸的边缘b3和b4,并且多个子导电层12a被布置在相对于边缘b3和b4而相对不同的位置处。因此，与上述第一实施例一样，测量各电容器1a的电容，并且能够通过各个所测量电容的相对比较而检测沿着一个轴方向(这里，Y轴方向)发生的错位。
[0208]变形例1-2
[0209]图31是图示了变形例1-2的器件群(器件群1C)的XY平面构造的示意图。在本变形例的器件群IC中，设置有多个(这里，两个)第一导电层11，并且第二导电层12被布置成跨越这两个第一导电层11。第一导电层11和第二导电层12并非必须以一对一的方式而被设置，并且仅仅必要的是在相对于第一导电层11的边缘bl和b2而相对不同的位置处布置多个子导电层12a。
[0210]变形例1-3和变形例1-4
[0211]图32是图示了变形例1-3的器件群(器件群1D)的XY平面构造的示意图。图33是图示了变形例1-4的器件群(器件群1E)的XY平面构造的示意图。在这些变形例中，第一导电层11的XY平面形状不是矩形而是梳形。因此，对于第一导电层11而言仅必要的是它具有如下的形状:该形状具有以这样的方式沿着一个轴方向延伸的边缘(例如，边缘b5、b6、或b7等)，并且仅需要在相对于这样的边缘而相对不同的位置处布置子导电层12a。
[0212]变形例1-5
[0213]图34是图示了变形例1-5的器件群(器件群1F)的XY平面构造的示意图。在本变形例的器件群IF中，与上述第一实施例的器件群IA—样，第一导电层11具有沿着X轴方向延伸的边缘b8和b9,并且多个子导电层12a被布置在相对于边缘b8和b9而相对不同的位置处。然而，在本变形例中，所述多个子导电层12a相对于边缘b8和b9是被随机布置着。
[0214]变形例1-6
[0215]图35是图示了变形例1-6的器件群(器件群1G)的XY平面构造的示意图。在本变形例的器件群IG中，多个第一导电层11可以被设置于如下的布局中:在该布局中，与上述变形例1-5—样,子导电层12a被随机布置着。此外,所述多个(这里，两个)第一导电层11的平面形状可以彼此相同或者彼此不同。
[0216]变形例1-7
[0217]图36是图示了变形例1-7的器件群(器件群1H)的XY平面构造的示意图。在本变形例的器件群IH中，构成第二导电层12的各子导电层12a被进一步分割，并且各子导电层12a是由多个(这里,三个)细线层12al构成的。此外，第一导电层11以一对一的方式被提供给细线层12al。都是由三个细线层12al构成的子导电层12a被布置在相对于第一导电层11的边缘blO和bll而相对不同的位置处。
[0218]第二实施例
[0219]图37是图示了本实施例的半导体装置(半导体装置2)的示意性构造的示意图。在本实施例的半导体装置2中，与上述第一实施例的半导体装置I 一样，能够通过使用电容器而进行的电气测量来检测因错位而造成的瑕疵。然而，半导体装置2与上述第一实施例的半导体装置I在以下方面是不同的。在半导体装置I中，使用通过分割第二导电层12而被构成的多个电容器1a的单元来检测错位；然而，在本实施例中，使用与一个第二导电层12对应地形成的一个电容器(电容器20al或20a2)来检测错位。需要注意的是，为了方便，被构造成检测沿着X轴方向的错位的电容器被称为“电容器20al ”，并且被构造成检测沿着Y轴方向的错位的电容器被称为“电容器20a2”。与上述第一实施例的器件群IA —样，多个电容器20al和20a2被提供给半导体晶片中的各个不同点。被构造成用于测量绝缘膜14a (该绝缘膜与被设置于第一导电层21和第二导电层22之间的绝缘膜14位于同一层中)的厚度的膜厚度测量设备2A被布置成邻近于这些电容器20al和20a2。第一导电层21和第二导电层22被设置成彼此部分地重叠或者彼此整体地重叠。更具体地，第二导电层22被设置成与第一导电层21的边缘的一部分面对着，并且具有与第一导电层21重叠的一部分和不与第一导电层21重叠的一部分。
[0220]图38A和图38B图示了膜厚度测量设备2A的示意性构造。膜厚度测量设备2A包括一对导电膜32和33且绝缘膜14a介于导电膜32与导电膜33之间。该一对导电膜32和33中的一个导电膜(导电膜32)的面积S3被设计成小于另一个导电膜(导电膜33)的面积S4。通过测量部31 (或者经由测量部31)来测量膜厚度测量设备2A的电容，并且基于所测量电容而计算绝缘膜14a的厚度d。测量部31包括与上述测量部30的电容检测电路相似的电容检测电路或者能够被连接至各种电表的端子。需要注意的是，导电膜32和33对应于本发明实施例中的“第三导电层”和“第四导电层”的具体示例。
[0221]使用膜厚度测量设备2A的膜厚度测量是以下面的原理为基础的。如图38B所示，虽然使用图38A所示的导电膜32和33的布局作为基准而在导电膜32与33之间发生了错位，但是导电膜32和33彼此重叠的面积(等于导电膜32的面积S3)没有改变；因此，由上述表达式(10)表示的面积S是已知的，并且能够判定绝缘膜14a的厚度d。因为第一导电层21和第二导电层22被布置成邻近于膜厚度测量设备2A，所以由膜厚度测量设备2A测量出的厚度d大体上等于在第一导电层21与第二导电层22之间的绝缘膜14的厚度。
[0222]在错位检测中，通过测量部30 (或者经由测量部30)测量出电容器20al和20a2的电容，并且基于所测量电容和利用上述膜厚度测量设备2A而测量出的绝缘膜14的厚度来判定错位量。更具体地，在使用没有发生错位的情况下(参照图39)的电容作为基准而发生了错位的情况下，在电容器20al和20a2各者中发生了电容变化。例如，如图40所示，在第二导电层22的位置朝着沿X轴方向的方向P3偏移的情况下,在电容器20al中，第一导电层21和第二导电层22彼此重叠的面积减小，从而减小了电容。此外，在第二导电层22的位置朝着沿Y轴方向的方向P4偏移的情况下,在电容器20a2中，第一导电层21和第二导电层22彼此重叠的面积增大，从而增大了电容。因此，能够基于电容器20al和20a2的电容以及绝缘膜14的厚度而利用上述表达式(10)来判定沿着各轴方向的错位量。此外，与上述第一实施例一样，能够基于错位量而执行瑕疵判定，并且可以制作记录了瑕疵点的地图。
[0223]图41至图43图示了膜厚度测量和错位检测的实例。这时，在膜厚度测量设备2A中，如图41所示，导电膜32的XY尺寸是I μ mX I μ m。作为绝缘膜14a，使用的是利用TEOS气体而形成的等离子体氧化物膜(Si02)(具有相对介电常数ε =4)。当测量该膜厚度测量设备2Α的电容时，该电容是1.10X10_16F。根据这个结果，推导出绝缘膜14a(绝缘膜14)的厚度是0.322μπι。需要注意的是，真空介电常数ε C1是8.86X10_12F/m。另一方面，如图42所示，在电容器20al中，第二导电层22的XY平面尺寸是I μ mX2 μ m。在图43中，图示了基于电容器20al的电容变化和绝缘膜14的厚度而获得的错位量。例如，当测量电容器20al的电容时，获得的电容为0.108fF，并且当基于该电容和绝缘膜的厚度来判定错位量时，该错位量是-0.02 μ m。
[0224]在该实施例中，如上所述，包括有电容器20al和20a2以及膜厚度测量设备2A，所述电容器20al和20a2均包括第一导电层21和第二导电层22且绝缘膜14介于第一导电层21与第二导电层22之间，所述膜厚度测量设备2A被构造成测量绝缘膜14的厚度。利用这样的构造，能够基于电容器20al和20a2中的电容变化以及绝缘膜的厚度而检测第一导电层21与第二导电层22之间的错位。这时，因为绝缘膜14的厚度是已知的，所以能够精确地检测错位而不会受到绝缘膜14的厚度变化的影响。因此，能够精确地检测因错位而造成的瑕疵。
[0225]变形例2
[0226]图44是图示了上述第二实施例的变形例的半导体装置的主要部分的构造的示意图。在该半导体装置中，第一导电层21以2X2阵列而被布置着，并且一个第二导电层22被提供给总计四个第一导电层21。利用这样的构造，针对一个第二导电层22而形成了四个电容器20al、20a2、20a3和20a4。换言之,第二导电层22被布置成与四个第一导电层21各者的一部分重叠或者与四个第一导电层21各者的整体重叠，并且各个重叠部分对应于相应的电容器20al至20a4。能够使用这样的布局构造中的电容器来检测沿着两个轴方向(即，X轴方向和Y轴方向)的错位。
[0227]下面，将参照图45A和图45B来说明本变形例中的用于错位检测的算术表达式的推导过程。更具体地，首先，如图45A所示，在没有发生错位(根据设计值)的布局中，电容器20al至20a4具有相同形状和相同面积，并且电容器20al至20a4各者的在X轴方向上的宽度和在Y轴方向上的宽度分别是W和H。在本变形例中，能够从电容器20al至20a4的宽度W(或者宽度H)与面积(SI至S4)之间的关系中推导出错位量(dx，dy)。需要注意的是，根据电容器20al至20a4的电容(C1至C4)以及由膜厚度测量设备2A测量出的绝缘膜14的膜厚度d，能够基于上述表达式(10)而计算面积S1至S4。
[0228]更具体地，如图45B所示，假定朝着沿X轴方向的正向(该图中向右)发生了错位dx且朝着沿Y轴方向的正向(该图中向上)发生了错位dy的情况。在这种情况下，能够利用下列表达式(11-1)至(11-4)来表示电容器20al至20a4的面积S1至S4。
[0229]S1 = (ff+dx) (H-dy) = HW-ffdy+Hdx-dxdy (11-1)
[0230]S2 = (ff+dx)(H+dy) = HW+ffdy+Hdx+dxdy (11-2)
[0231]S3 = (ff-dx)(H+dy) = HW+ffdy-Hdx-dxdy (11-3)
[0232]S4 = (ff-dx) (H-dy) = HW-ffdy-Hdx+dxdy (11-4)
[0233]能够使用上述表达式(11-1)至(11-4)而推导错位量dx和dy。例如，沿着X轴方向的错位量dx被推导如下。首先，下列表达式(12-1)是通过将上述表达式(11-1)和(11-2)相加而获得的，并且下列表达式(12-2)是通过将上述表达式(11-3)和(11-4)相加而获得的。换言之，关于沿着Y轴方向布置着的电容器的面积的表达式被相加。表达式(12-3)是通过从这些表达式(12-1)和(12-2)中消掉“2HW”这一项而获得的且是用于求出dx。
[0234]S^S2 = 2HW+2Hdx (12-1)
[0235]S3+S4 = 2HW-2Hdx (12-2)
[0236]dx = (S^S2-S3-S4) /4H (12-3)
[0237]另一方面，沿着Y轴方向的错位量dy被推导如下。首先，下列表达式(13-2)是通过将上述表达式(11-2)和(11-3)相加而获得的，并且下列表达式(13-2)是通过将上述表达式(11-1)和(11-4)相加而获得的。换言之，关于沿着X轴方向布置着的电容器的面积的表达式被相加。表达式(13-3)是通过从这些表达式(13-1)和(13-2)中消掉“2HW”这一项而获得的且是用于求出dy。
[0238]S2+S3 = 2HW+2ffdy(13-1)
[0239]S^S4 = 2HW-2ffdy(13-2)
[0240]dy = (-SASJS3-S4)/4W (13-3)
[0241]如上所述，在本变形例中，能够通过如下的算术处理来判定错位量(dx和dy):该算术处理使用了由膜厚度测量设备2A测量出的绝缘膜14的膜厚度d、电容器20al至20a4各自的电容的值、以及第一导电层21与第二导电层22彼此重叠的部分的设计值(宽度W和H)。因此，能够获得与上述第一实施例和第二实施例的效果相似的效果，并且没有必要预先保存表示电容与错位量之间的关系的表格等。此外，使用了四个电容器20al至20a4的所测量电容；因此，在测量误差被减小的同时，寄生电容很容易被消除，并且能够精确地检测沿着X和Y这两个轴方向的错位。
[0242]变形例3
[0243]图46A是用于说明变形例3的构成第二导电层12的子导电层12a的形状图案的示意图。在上述第一实施例和第二实施例中，作为第二导电层(或者第二导电层的子导电层)的形状，将矩形形状和正方形形状作为示例进行了说明；然而，除了可以是矩形形状(导电层24a)以外，子导电层的XY平面形状也可以是三角形形状(导电层24b)或者半圆形形状(导电层24c)。图46B图示了电容变化相对于错位量的关系。因此，电容变化以此方式随着导电层24a至24c的平面形状的不同而不同，并且例如在具有半圆形形状的导电层24c中，与具有其他形状的导电层24a和24b相比，相对于非常小的错位量而言电容变化很大(电容对于错位量的敏感度增大了)。然而，导电层24a至24c各自的面积被设计成大体上彼此相等。更具体地，在具有矩形形状的子导电层24a中，短边的长度和长边的长度分别是大约0.5μπι和大约2μπι ;在具有三角形形状的子导电层24b中，底边的长度是大约Ιμπι，并且高度是大约2 μ m ;并且在具有半圆形形状的子导电层24c中，半径是大约0.8 μ m。
[0244]第三实施例
[0245]图47A是图示了本实施例的半导体装置的主要部分的构造的示意图。在本实施例的半导体装置中，与上述第一实施例的半导体装置I 一样，能够通过使用电容器而进行的电气测量来检测因错位而造成的瑕疵。此外，第一导电层21和第二导电层22的布局与上述第二实施例的半导体装置2中的布局相似，并且第二导电层22被布置成与两个以上第一导电层21中的各者的一部分或者整体重叠。然而，在该实施例中，膜厚度测量设备2A是不必要的。此外，虽然没有图示，但是测量部30被连接至第一导电层21和第二导电层22，并且与上述第一实施例一样，在测量部30中(或者经由测量部30)执行电容测量和错位检测。在该实施例中，通过使用所测量电容量之差和所测量电容量之和的算术处理，能够精确地检测错位而不会受到绝缘膜14的膜厚度变化的影响。
[0246]虽然各导电层的布局没有具体地限制，但是将会说明如下的情形以作为示例:在该情形中，多个(这里，两个)第一导电层21以预定间隔沿着一个轴方向(例如，X轴方向)而被布置着，并且一个第二导电层22被布置成跨越这两个第一导电层21各自的一部分。第一导电层21和第二导电层22彼此重叠的部分充当电容器20aL和20aR(第一电容器)。第一导电层21的XY平面形状可以是例如矩形形状(或正方形形状)。第二导电层22的XY平面形状是具有沿着一个轴方向(这里，X轴方向)的长边的矩形形状，并且沿着Y轴方向的宽度是H。此外，作为没有错位的设计值(参照图47A)，第二导电层22的重叠于第一导电层21上的部分沿着X轴方向的宽度是W。下面，将会说明在使用具有这样的布局构造的半导体装置来检测沿着X轴方向的错位的情况下的算术表达式的推导过程。
[0247]首先，当上述表达式(10)中的“ ε^/d”被称为系数k时，作为设计值(参照图47A)，用下列表达式(14)来表示电容器20aL和20aR的电容和Ck)。
[0248]Cl = Ce = k.W.H (14)
[0249]然后，可以用下列表达式(15-1)和(15-2)来表示在相对于设计值发生了错位的情况下(参照图47B)的电容器20aL和20aR的电容Q和CK。需要注意的是，在这种情况下，假定朝着沿X轴方向的正向(该图中向右)发生了错位dx。能够从这些表达式(15-1)和(15-2)中消掉系数k，并且获得下列的关于dx的表达式(16)。
[0250]Ce = k (ff+dx) H(15-1)
[0251]Cl = k (ff-dx) H(15-2)
[0252]dx = W (Ce-Cl) / (CE+CL) (16)
[0253]或者，下面的思考方式也是可能的。如图48A所示，将两个电容器20aL和20aR的面积之差称为“2dxH”,并且如图48B所不，将两个电容器20aL和20aR的面积之和称为“2WH”。这两者之间的比值是利用下列表达式(17)而被表示出来的“dx/W”。这里，电容是通过将面积与系数k相乘而获得的；因此，面积之差与面积之和二者之间的比值等于电容之差与电容之和二者之间的比值，并且能够利用下列表达式(18)而被表示出来。表达式
(18)与上述表达式(16)是等效的。
[0254]2dxH/2WH = dx/ff(17)
[0255]dx/ff = (Ce-Cl) / (CE+CL) (18)
[0256]因此，在该实施例中，只要电容器20aL和20aR的电容(^和(^以及设计值(这里，沿着X轴方向的宽度W)是已知的，那么就能够容易地利用算术处理来判定错位量(dx)。作为该算术处理的特征，电容Ck与电容Q之差(Ck-CJ以及电容Ck与电容Q之和(CK+Q)被使用。于是，没有必要预先保存电容与错位量之间的关系，并且能够简化该装置构造。换言之，只使用三个参数，即两个电容Q和Ck以及在一个方向上的宽度(这里，W)，就能够检测沿着所述一个方向的错位(这里，dx)。特别地，因为含有绝缘膜14的膜厚度d的系数k在表达式(16)的推导过程中被消掉了，所以基于表达式(16)的错位检测不会受到绝缘膜14的厚度变化的影响。因此，能够获得与上述第一实施例和第二实施例中的效果相似的效果。
[0257]变形例4-1
[0258]图49A是图示了上述第三实施例的变形例(变形例4-1)的半导体装置的主要部分的构造的示意图。在该半导体装置中，各导电层的布局可以与例如上述变形例2中的布局相似。换言之，第一导电层21以2X2阵列而被布置着,并且一个第二导电层22被提供给这四个第一导电层21。此外，第二导电层22被布置成与第一导电层21各者的一部分或者整体重叠。因此，对应于一个第二导电层22而形成了四个电容器20al至20a4(第一电容器)。需要注意的是，图49A图示了没有错位的根据设计值的布局，并且电容器20al至20a4具有相同的形状和相同的面积。此外,第二导电层22的重叠于第一导电层21上的部分沿着X轴方向的宽度和沿着Y轴方向的宽度分别是W和H。利用包括这样的电容器的半导体装置，能够检测沿着两个轴方向(即，X轴方向和Y轴方向)的错位。下面将说明本变形例中的用于错位检测的算术表达式的推导过程。
[0259]首先，可以利用使用了系数k的下列表达式(19-1)至(19-4)来表示在相对于设计值(参照图49A)发生了错位的情况下(参照图49B)的电容器20al至20a4的电容(C1至仏)。需要注意的是，假定朝着沿X轴方向的正向(该图中向右)发生了错位dx且朝着沿Y轴方向的正向(该图中向上)发生了错位dy的情况。
[0260]C1 = k (ff+dx) (H-dy) = k (HW-ffdy+Hdx-dxdy) (19-1)
[0261]C2 = k (ff+dx) (H+dy) = k (HW+ffdy+Hdx+dxdy) (19-2)
[0262]C3 = k (ff-dx) (H+dy) = k (HW+ffdy-Hdx-dxdy) (19-3)
[0263]C4 = k (ff-dx) (H-dy) = k (HW-ffdy-Hdx+dxdy) (19-4)
[0264]能够使用上述表达式(19-1)至(19-4)而推导出错位量dx和dy。首先，下列表达式(20)是通过将上述表达式(19-1)至(19-4)相加(通过将电容器20al至20a4的所有电容沁至(；)相加)而获得的。因此，能够利用下列表达式(21)来表示系数k。
[0265]C.+C^+C, = 4kHW(20)
[0266]k = (€!+^+03+04) / (4HW) (21)
[0267]然后，沿着X轴方向的错位量dx被推导如下。下列表达式(22)是通过确定具有沿X轴方向增大的宽度的电容器(这里，电容器20al和20a2)的电容之和与具有沿X轴方向减小的宽度的电容器(这里，电容器20a3和20a4)的电容之和这二者的差而获得的。下列表达式(23)是通过将上述表达式(21)的右手边代入表达式(22)的系数k中而获得的。
[0268](CJC2) - (C3+C4) = 4kHdx(22)
[0269]dx = W (C^C2-C3-C4) / (Q+CA+Q) (23)
[0270]另一方面，沿着Y轴方向的错位量dy被推导如下。下列表达式(24)是通过确定具有沿Y轴方向增大的宽度的电容器(这里，电容器20a2和20a3)的电容之和与具有沿Y轴方向减小的宽度的电容器(这里，电容器20al和20a4)的电容之和这二者的差而获得的。下列表达式(25)是通过将上述表达式(21)的右手边代入表达式(24)的系数k中而获得的。
[0271](C2+C3) - (C^C4) = 4kffdy(24)
[0272]dy = H (C2+C3_C「C4) / ((^+CfCfC4) (25)
[0273]如上所述，在本变形例中，只要电容器20al至20a4各自的电容以及设计值(宽度W和H)是已知的，那么很容易利用算术处理来判定沿两个轴方向的错位量(dx和dy)。与上述第三实施例一样，作为该算术处理的特征，电容之差以及电容之和被使用。此外，因为含有绝缘膜14的膜厚度d的系数k在表达式(23)和(25)的推导过程中被消掉，所以当使用表达式(23)和(25)来检测错位量时，错位检测不会受到绝缘膜14的厚度变化的影响。因此，能够获得与上述第一实施例和第二实施例中的效果相似的效果。而且，使用了四个电容器20al至20a4的所测量电容；因此，在测量误差被减小的同时，寄生电容很容易被减小，并且能够精确地检测沿着X和Y这两个轴方向的错位。
[0274]变形例4-2
[0275]图50A是图示了上述第三实施例的变形例(变形例4-2)的半导体装置的主要部分的构造的示意图。图50B是一个电容器(例如，电容器20b2)的示意性放大图。在该半导体装置中，构造与上述变形例4-1中的构造相似，除了在导电层的布局方面而言第二导电层(第二导电层22A)的形状或者第二导电层(第二导电层22A)的布置方法是不同的。换言之，第一导电层21以2X2阵列而被布置着，并且一个第二导电层22A被提供给这四个第一导电层21。此外,第二导电层22A被布置成与第一导电层21各者的一部分或者整体重叠。因此，对应于一个第二导电层22A而形成了四个电容器20bl至20b4。需要注意的是，在图50A中，用虚线表示第二导电层22A的没有错位的根据设计值的布局，并且用实线表示第二导电层22的具有错位的布局。此外，第二导电层22A的重叠于第一导电层21上的部分沿X轴方向的宽度和沿Y轴方向的宽度分别是W和H。
[0276]在本变形例中，第二导电层22A的XY平面形状可以是例如菱形形状或者正方形形状，并且该形状的顶点Fl被安置成位于第一导电层21之间的间隙B中。此外，间隙B的尺寸可以优选地被设计成使得:即使在发生错位的情况下，各顶点Fl也不会重叠到第一导电层21上。因此，各第一导电层21与第二导电层22A彼此重叠的部分(电容器20bl至20b4的面积)的XY平面形状是彼此相似的形状(三角形形状)。在本变形例中，按如下方式来推导算术表达式以检测错位。
[0277]首先，能够利用使用了系数k的下列表达式(26-1)至(26-4)来表示在相对于设计值(图50A中用虚线表示)发生了错位的情况下(图50A中用实线表示)的电容器20bl至20b4的电容沁至(；)。需要注意的是，假定朝着沿X轴方向的正向(该图中向右)发生了错位dx且朝着沿Y轴方向的正向(该图中向上)发生了错位dy的情况。
[0278]C1= {k (ff+dx) (H-dy)} /2 (26-1)
[0279]C2 = {k (ff+dx) (H+dy)} /2 (26-2)
[0280]C3= {k (ff-dx) (H+dy)} /2 (26-3)
[0281]C4= {k (ff-dx) (H-dy)} /2 (26-4)
[0282]与上述变形例4-1 一样，能够使用上述表达式(26-1)至(26_4)来推导错位量dx和dy。首先，关于系数k的下列表达式(27)是通过将上述表达式(26-1)至(26_4)相加(将电容器20bl至20b4的所有电容(C1至C4)相加)而获得的。
[0283]k = (Ci+C^+Q+C；) / (2HW) (27)
[0284]此外，在沿X轴方向的错位中，与上述变形例4-1 一样，下列表达式(28)是通过确定电容器20bl和20b2的电容之和与电容器20b3和20b4的电容之和这二者之间的差而获得的。下列表达式(29)是通过将上述表达式(27)的右手边代入表达式(28)的系数k中而获得的。换言之，获得了与上述变形例4-1中的表达式(23)相同的表达式。
[0285]dx = (C^C2-C3-C4) /2kH(28)
[0286]dx = W (C^C2-C3-C4) / (Q+C^+Cs+C；) (29)
[0287]另一方面，与上述变形例4-1 一样，在沿Y轴方向的错位中，下列表达式(30)是通过确定电容器20b2和20b3的电容之和与电容器20bl和20b4的电容之和这二者之间的差而获得的。下列表达式(31)是通过将上述表达式(27)的右手边代入表达式(30)的系数k中而获得的。换言之，获得了与上述变形例4-1中的表达式(25)相同的表达式。
[0288]dy = (C^C3-C1-C4) /2kff(30)
[0289]dy = H (CfC3-C1-C4)/((^+CfCfC4) (31)
[0290]如上所述，与上述第三实施例和变形例4-1不同的是，第二导电层22A的形状和布置不受限于正方形形状或者矩形形状，并且是以不同的方式而被安置着。此外，在本变形例中，电容器20bI至20b4各自的形状是三角形。在上述变形例3中，较佳的是，与矩形形状相t匕，该三角形形状具有电容对错位的高敏感度；然而，在本变形例中，与上述变形例4-1中的算术表达式相同的算术表达式是通过使具有增大的面积的电容器的组合与具有减小的面积的电容器的组合相互抵消而获得的。
[0291]变形例5-1至变形例5-5
[0292]需要注意的是，上述第二实施例和第三实施例中所说明的各导电层的布局不局限于上述那些布局。例如，第一导电层21的XY平面形状和第二导电层22的平面形状可以彼此相同或者彼此不同。
[0293]更具体地，如同图51A所示的变形例5-1，可以采用如下的布局:该布局中，具有圆形形状的第二导电层22B相对于具有正方形形状的第一导电层21而被布置着。在这种情况下，间隙B可以优选地被设定成使得第二导电层22B的各点F2不会重叠到各第一导电层21上。此外，如同图51B所示的变形例5-2，可以采用如下的布局:该布局中，具有正方形形状的第二导电层22相对于具有圆形形状的第一导电层21A而被布置着。而且，如同图51C所示的变形例5-3，可以采用如下的布局:该布局中，具有正方形形状的第二导电层22相对于具有三角形形状的第一导电层21B而被布置着。此外，如同图51D所示的变形例5-4，可以采用如下的布局:该布局中，具有正方形形状的第二导电层22相对于具有半圆形形状的第一导电层2IC而被布置着。另外，如同图5IE所不的变形例5-5,可以米用如下的布局:该布局中，具有圆形形状的第二导电层22B相对于具有圆形形状的第一导电层21A而被布置着。
[0294]因此，第一导电层和第二导电层可以具有各种形状，并且可以采用第一导电层和第二导电层的各种组合。此外，仅必要的是将上述第一导电层和上述第二导电层中的一者布置于上层中并且将另一者布置于下层中，且第一导电层与第二导电层之间的垂直位置关系没有特别地限制。
[0295]虽然参照各实施例等已经说明了本发明，但是本发明不限于此，并且可以进行各种修改。例如，在上述各实施例等中，将其中绝缘膜14和第二导电层12按此次序被形成于第一导电层11上的情况作为示例进行了说明；然而，第一导电层11与第二导电层12之间的垂直位置关系可以被颠倒，只要第一导电层11和第二导电层12被布置成彼此部分地重叠或者整体地重叠即可。换言之，第一导电层11可以被形成于由多个上述子导电层12a构成的第二导电层12上,且绝缘膜14介于第一导电层11与第二导电层12之间。
[0296]此外，第一导电层11和第二导电层12的上述平面形状和布局仅仅是示例，并且本发明不限于上述构造示例。此外，上述各实施例等中所说明的效果也仅仅是示例，并且可以获得其他的效果，或者可以进一步包括其他的效果。
[0297]需要注意的是，本发明可以具有下列实施方案。
[0298](I) 一种半导体装置，它包括:
[0299]基板，其由半导体制成；以及
[0300]器件群，其被形成于所述基板上并且由多个第一电容器构成，
[0301]其中所述器件群包括一个或多个第一导电层且包括第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间，
[0302]所述第一导电层包括沿着一个方向延伸的边缘，
[0303]所述第二导电层包括具有大体上彼此相同的形状的多个子导电层，并且
[0304]所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
[0305](2)根据(I)所述的半导体装置，其中，在所述器件群中，所述第二导电层中的所述多个子导电层被布置成彼此电隔离，并且
[0306]与所述多个子导电层对应地设置有所述一个第一导电层，或者与所述多个子导电层对应地设置有被构造成彼此电连接的所述多个第一导电层。
[0307](3)根据(I)或(2)所述的半导体装置，其中所述多个子导电层被布置在沿着一个轴方向以阶梯的方式偏移的位置处。
[0308](4)根据(I)至(3)中任一者所述的半导体装置，其中所述器件群被设置于所述基板上的多个位置处。
[0309](5)根据(I)至(4)中任一者所述的半导体装置，其中所述器件群沿着彼此正交的两个轴方向中的每一者而被设置着。
[0310](6)根据(I)至(5)中任一者所述的半导体装置，其中所述多个子导电层的平面形状是矩形、半圆形或者三角形。
[0311](7)根据(I)至￠)中任一者所述的半导体装置，其还包括检测电路，所述检测电路被构造成基于所述器件群中的电容来检测所述第一导电层与所述第二导电层之间的错位量。
[0312](8)根据(7)所述的半导体装置，其中所述检测电路通过所述器件群中的所述多个第一电容器的各电容的相对比较而检测所述错位量。
[0313](9)根据(7)或⑶所述的半导体装置，其还包括:
[0314]第二电容器，其被设置于所述基板上；以及
[0315]校正电路，其被构造成基于利用所述检测电路而检测出的所述错位量来校正所述第二电容器的电容。
[0316](10)根据(9)所述的半导体装置，其中所述校正电路包括均与所述第二电容器并联连接的多个第三电容器，并且
[0317]所述多个第三电容器中的一个第三电容器、或者一些第三电容器、或者全部第三电容器通过基于所述错位量的校正而被电切断。
[0318](11) 一种半导体装置，其包括:
[0319]基板,其由半导体制成；
[0320]多个第一电容器，它们被形成于所述基板上，各所述第一电容器包括第一导电层和第二导电层，且绝缘膜介于所述第一导电层与所述第二导电层之间；以及
[0321 ] 检测电路，其被构造成基于所述多个第一电容器的电容而检测所述第一导电层与所述第二导电层之间的错位量，
[0322]其中所述第一导电层被设置为多个，
[0323]所述第二导电层被设置成与各所述第一导电层部分地重叠或者整体地重叠，并且
[0324]所述检测电路被构造成通过算术处理来检测所述错位量，所述算术处理使用了从所述多个第一电容器中选出的电容器的电容之差以及所选出的电容器的电容之和。
[0325](12)根据(11)所述的半导体装置，其中
[0326]所述多个第一导电层沿着一个轴方向而被布置，并且
[0327]所述第二导电层被布置成跨越沿着所述一个轴方向而被布置的所述多个第一导电层各自的一部分。
[0328](13)根据(11)所述的半导体装置，其中
[0329]所述多个第一导电层沿着彼此正交的两个轴方向呈二维状布置着，并且
[0330]所述第二导电层被布置成跨越呈二维状布置着的所述多个第一导电层各自的一部分。
[0331](14)根据(13)所述的半导体装置，其中所述多个第一导电层以两行两列的阵列方式而被布置着。
[0332](15)根据(11)至(14)中任一者所述的半导体装置，其中所述检测电路被构造成执行如下的算术处理:所述算术处理包括作为参数的所述多个第一电容器的电容以及各所述第一电容器中的沿至少一个轴方向的宽度的设计值。
[0333](16) 一种测试方法,其包括:
[0334]基于利用由多个第一电容器构成的器件群而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及
[0335]基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定，
[0336]其中所述器件群包括第一导电层和第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间，
[0337]所述第一导电层包括沿着一个方向延伸的边缘，
[0338]所述第二导电层包括具有大体上彼此相同的形状的多个子导电层，并且
[0339]所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
[0340](17)根据(16)所述的测试方法，其中，在所述错位量的所述检测中，通过所述器件群中的所述多个第一电容器的各电容的相对比较而检测所述所述错位量。
[0341](18)根据(16)或(17)所述的测试方法，其还包括制作如下的地图:在该地图中，与所述基板上的所述各区域之中的被判定为瑕疵区域的区域对应地记录着因错位而造成的瑕疵的位置。
[0342](19) 一种测试方法，其包括:
[0343]通过使用多个第一电容器而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及
[0344]基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定，
[0345]其中在所述错位量的所述检测中，通过算术处理来检测所述错位量，所述算术处理使用了从所述多个第一电容器中选出的电容器的电容之差以及所选出的电容器的电容之和，并且
[0346]所述第一电容器包括多个第一导电层且包括第二导电层，绝缘膜介于所述第一导电层与所述第二导电层之间，且所述第二导电层与所述第一导电层各者的一部分或者整体重叠。
[0347](20)根据(19)所述的测试方法，其还包括制作如下的地图:在该地图中，与所述基板上的所述各区域之中的被判定为瑕疵区域的区域对应地记录着因错位而造成的瑕疵的位置。
[0348]此外，本发明可以采取下列实施方案。
[0349](21) —种半导体装置，它包括:
[0350]基板,其由半导体制成；
[0351]第一电容器，其被形成于所述基板上，并且包括第一导电层和第二导电层，绝缘膜介于所述第一导电层与所述第二导电层之间；以及
[0352]膜厚度测量设备，其被构造成测量所述第一电容器中的所述绝缘膜的厚度，
[0353]其中所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠。
[0354](22)根据(21)所述的半导体装置，其中
[0355]所述第一导电层包括沿着一个方向延伸的边缘，
[0356]所述第二导电层，其被设置成与所述第一导电层的所述边缘的一部分面对着，并且包括与所述第一导电层重叠的一部分以及不与所述第一导电层重叠的一部分。
[0357](23)根据(21)或(22)所述的半导体装置，其中
[0358]所述膜厚度测量设备被设置成邻近于所述第一电容器，
[0359]所述膜厚度测量设备包括:与所述第一电容器中的所述绝缘膜形成在同一层中的测量用绝缘膜；以及第三导电层和第四导电层，所述第三导电层和所述第四导电层彼此面对且夹着所述测量用绝缘膜，并且
[0360]所述第四导电层被设置成仅与所述第三导电层的形成区域中的局部区域重叠。
[0361](24)根据(21)至(23)中任一者所述的半导体装置，其中构成所述第一电容器的所述第一导电层和所述第二导电层的组合被设置有多个。
[0362](25)根据(21)至(24)中任一者所述的半导体装置，其中构成所述第一电容器的所述第一导电层和所述第二导电层的组合沿着彼此正交的两个轴方向中的各者而被设置着。
[0363](26) 一种测试方法,其包括:
[0364]通过利用第一电容器而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及
[0365]基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定，
[0366]其中所述第一电容器包括第一导电层和第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间，并且
[0367]在所述错位量的所述检测中，测量所述第一电容器中的所述绝缘膜的厚度，然后考虑所测量出的所述厚度而检测所述错位量。
[0368](27)根据(26)所述的测试方法，其还包括制作如下的地图:在该地图中，与所述基板上的各所述区域之中的被判定为瑕疵区域的区域对应地记录着因错位而造成的瑕疵的位置。
[0369]本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
[0370]相关申请的交叉参考
[0371]本申请要求2013年9月30日提交的日本优先权专利申请JP2013-204942的权益，且将该日本优先权专利申请的全部内容以引用的方式并入本文中。
【权利要求】
1.一种半导体装置，其包括: 基板，所述基板由半导体制成；以及 器件群，所述器件群被形成于所述基板上，且由多个第一电容器构成， 其中所述器件群包括一个或多个第一导电层且包括第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间， 所述第一导电层包括沿着一个方向延伸的边缘， 所述第二导电层包括多个子导电层，所述多个子导电层具有大体上彼此相同的形状，并且 所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
2.根据权利要求1所述的半导体装置，其中， 在所述器件群中，所述第二导电层中的所述多个子导电层被布置成彼此电隔离，并且与所述多个子导电层对应地设置有所述一个第一导电层，或者与所述多个子导电层对应地设置有被构造成彼此电连接的所述多个第一导电层。
3.根据权利要求1所述的半导体装置，其中所述多个子导电层被布置在沿着一个轴方向以阶梯的方式偏移的位置处。
4.根据权利要求1所述的半导体装置，其中在所述基板上的多个位置处设置有所述器件群。
5.根据权利要求1所述的半导体装置，其中沿着彼此正交的两个轴方向中的每一者而设置有所述器件群。
6.根据权利要求1所述的半导体装置，其中所述多个子导电层的平面形状是矩形、半圆形或者三角形。
7.根据权利要求1至6中任一项所述的半导体装置，其还包括检测电路，所述检测电路被构造成基于所述器件群中的电容来检测所述第一导电层与所述第二导电层之间的错位量。
8.根据权利要求7所述的半导体装置，其中所述检测电路通过所述器件群中的所述多个第一电容器的各电容的相对比较来检测所述错位量。
9.根据权利要求7所述的半导体装置，其还包括: 第二电容器，所述第二电容器被设置于所述基板上；以及 校正电路，所述校正电路被构造成基于由所述检测电路检测出的所述错位量来校正所述第二电容器的电容。
10.根据权利要求9所述的半导体装置，其中 所述校正电路包括多个第三电容器，所述多个第三电容器均与所述第二电容器并联连接，并且 所述多个第三电容器中的一个第三电容器、或者一些第三电容器、或者全部第三电容器通过基于所述错位量的校正而被电切断。
11.一种半导体装置，其包括: 基板，所述基板由半导体制成； 多个第一电容器，所述多个第一电容器被形成于所述基板上，并且各所述第一电容器包括第一导电层和第二导电层，且绝缘膜介于所述第一导电层与所述第二导电层之间；以及 检测电路，所述检测电路被构造成基于所述多个第一电容器的电容来检测所述第一导电层与所述第二导电层之间的错位量， 其中所述第一导电层被设置为多个， 所述第二导电层被设置成与各所述第一导电层部分地重叠或者整体地重叠，并且 所述检测电路被构造成通过算术处理来检测所述错位量，所述算术处理使用了从所述多个第一电容器中选出的电容器的电容之差以及所选出的电容器的电容之和。
12.根据权利要求11所述的半导体装置，其中 所述多个第一导电层沿着一个轴方向而被布置着，并且 所述第二导电层被布置成跨越沿着所述一个轴方向而被布置的所述多个第一导电层各自的一部分。
13.根据权利要求11所述的半导体装置，其中 所述多个第一导电层沿着彼此正交的两个轴方向呈二维状布置着，并且 所述第二导电层被布置成跨越呈二维状布置的所述多个第一导电层各自的一部分。
14.根据权利要求13所述的半导体装置，其中所述多个第一导电层以两行两列的阵列方式而被布置着。
15.根据权利要求11至14中任一项所述的半导体装置，其中所述检测电路被构造成执行如下的算术处理:所述算术处理包含所述多个第一电容器的电容以及各所述第一电容器中的沿至少一个轴方向的宽度的设计值以作为参数。
16.—种测试方法,其包括: 基于利用由多个第一电容器构成的器件群而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及 基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定， 其中所述器件群包括第一导电层和第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间， 所述第一导电层包括沿着一个方向延伸的边缘， 所述第二导电层包括多个子导电层，所述多个子导电层具有大体上彼此相同的形状，并且 所述多个子导电层被布置在相对于所述第一导电层的所述边缘而相对不同的位置处。
17.根据权利要求16所述的测试方法，其中，在所述错位量的所述检测中，通过所述器件群中的所述多个第一电容器的各电容的相对比较来检测所述所述错位量。
18.根据权利要求16或17所述的测试方法，其还包括制作如下的地图:在该地图中，将由于错位而造成的瑕疵的位置与所述基板上的所述各区域之中的被判定为瑕疵区域的区域对应地记录下来。
19.一种测试方法,其包括: 通过利用多个第一电容器而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及 基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定， 其中在所述错位量的所述检测中，通过算术处理来检测所述错位量，所述算术处理使用了从所述多个第一电容器中选出的电容器的电容之差以及所选出的电容器的电容之和，并且 所述第一电容器包括多个第一导电层且包括第二导电层，绝缘膜介于所述第一导电层与所述第二导电层之间，且所述第二导电层与所述第一导电层各者的一部分或者整体重叠。
20.根据权利要求19所述的测试方法，其还包括制作如下的地图:在该地图中，将由于错位而造成的瑕疵的位置与所述基板上的所述各区域之中的被判定为瑕疵区域的区域对应地记录下来。
21.一种半导体装置，它包括: 基板，所述基板由半导体制成； 第一电容器，所述第一电容器被形成于所述基板上，并且所述第一电容器包括第一导电层和第二导电层，绝缘膜介于所述第一导电层与所述第二导电层之间；以及 膜厚度测量设备，所述膜厚度测量设备被构造成测量所述第一电容器中的所述绝缘膜的厚度， 其中所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠。
22.根据权利要求21所述的半导体装置，其中 所述第一导电层包括沿着一个方向延伸的边缘，并且 所述第二导电层被设置成与所述第一导电层的所述边缘的一部分面对着，且所述第二导电层包括与所述第一导电层重叠的一部分以及不与所述第一导电层重叠的一部分。
23.根据权利要求21所述的半导体装置，其中 所述膜厚度测量设备被设置成邻近于所述第一电容器， 所述膜厚度测量设备包括:与所述第一电容器中的所述绝缘膜形成在同一层中的测量用绝缘膜；以及第三导电层和第四导电层，所述第三导电层和所述第四导电层彼此面对且将所述测量用绝缘膜夹在中间，并且 所述第四导电层被设置成仅与所述第三导电层的形成区域中的局部区域重叠。
24.根据权利要求21所述的半导体装置，其中构成所述第一电容器的所述第一导电层和所述第二导电层的组合被设置有多个。
25.根据权利要求21至24中任一项所述的半导体装置，其中构成所述第一电容器的所述第一导电层和所述第二导电层的组合沿着彼此正交的两个轴方向中的每一者而被设置着。
26.—种测试方法,其包括: 通过利用第一电容器而进行的电气测量，检测由半导体制成的基板上的层之间的相对错位量；以及 基于所检测出的所述错位量，对所述基板上的各区域执行瑕疵判定， 其中所述第一电容器包括第一导电层和第二导电层，所述第一导电层和所述第二导电层被设置成彼此部分地重叠或者彼此整体地重叠，且绝缘膜介于所述第一导电层与所述第二导电层之间，并且 在所述错位量的所述检测中，测量所述第一电容器中的所述绝缘膜的厚度，然后考虑所测量出的所述厚度来检测所述错位量。
27.根据权利要求26所述的测试方法，其还包括制作如下的地图:在该地图中，将由于错位而造成的瑕疵的位置与所述基板上的所述各区域之中的被判定为瑕疵区域的区域对应地记录下来。
【文档编号】H01L21/66GK104517869SQ201410491839
【公开日】2015年4月15日 申请日期:2014年9月23日 优先权日:2013年9月30日
【发明者】冨田学, 福崎勇三, 小川和久 申请人:索尼公司