一种积累型二极管的制作方法
【专利摘要】本发明属于功率半导体器件【技术领域】，涉及一种积累型二极管。本发明的积累型二极管，其特征在于，在沟槽中设置有第一N型半导体掺杂区、第一P型半导体掺杂区和第二P型半导体掺杂区；所述第一N型半导体掺杂区位于沟槽的侧壁与栅氧化层相连；所述第一P型半导体掺杂区和第二P型半导体掺杂区位于第一N型半导体掺杂区之间；所述第一P型半导体掺杂区位于第二P型半导体掺杂区的顶部，并与阳极相连。本发明的有益效果为，可在同样的电流密度下实现更低的正向压降，器件在高温下的可靠性更好。本发明尤其适用于沟槽型二极管。
【专利说明】
一种积累型二极管
【技术领域】
[0001]本发明属于功率半导体器件【技术领域】，具体涉及到一种利用积累层与P柱共同控制导电沟道的沟槽型二极管。
【背景技术】
[0002]功率整流器通常应用于电力电子电路以控制电流方向，根据其导通特性及阻断能力，往往采取相应的器件来实现整流。用于高压领域时，传统PIN二极管的正向导通压降一般高于0.7V(通态电流密度为lOOA/cm2)，且开启电压较高，反向恢复时间较长。在低压领域，平面肖特基二极管在高温下漏电较大，功耗较高，且击穿电压一般在200V以下。
[0003]TMBS整流器最初于1993年由B.J.Baliga首次提出，如图1所示，该器件虽然有效改善了平面肖特基二极管的反向漏电和击穿电压两方面的问题，但肖特基结的高温可靠性不理想仍然是存在的一个问题，尤其在高温工作期间。
【发明内容】
[0004]本发明的目的，就是为了获得更低的导通压降和更高的可靠性，提出一种利用积累层与P柱共同控制导电沟道的沟槽型二极管。
[0005]本发明的技术方案:如图2所示，一种积累型二极管，包括N型半导体衬底7、位于N型半导体衬底7底部的阴极8、位于N型半导体衬底7上层的N型半导体漂移区6、位于N型半导体漂移区6上层的栅氧化层2和位于栅氧化层2上层的阳极I ;所述栅氧化层2为沟槽型结构；其特征在于，在沟槽两侧的栅氧化层2之间设置有第一 N型半导体掺杂区5、第一 P型半导体掺杂区3和第二 P型半导体掺杂区4 ;所述第一 N型半导体掺杂区5位于沟槽的侧壁与栅氧化层2相连；所述第一 P型半导体掺杂区3的底部与第二 P型半导体掺杂区4的顶部相连组成P型柱区，P型柱区位于沟槽两侧的第一 N型半导体掺杂区5之间，其中第一 P型半导体掺杂区3的顶部与阳极I相连。
[0006]具体的，所述第一 P型半导体掺杂区3为轻掺杂P型半导体区域。
[0007]具体的，所述P型柱区的深度小于沟槽的深度。
[0008]具体的，所述第一 N型半导体掺杂区5和P型柱区均为多个，在每2个相邻的第一N型半导体掺杂区5之间设置有一个P型柱区。
[0009]本发明的有益效果为:本发明提供的一种积累层与P柱共同控制的沟槽型二极管，利用MOS和PN结结构，正向开启时由电子积累层导电，可在同样的电流密度下实现更低的正向压降；通过PN结耐压，器件在高温下的可靠性更好。本发明属于多数载流子器件，反向恢复时间短。
【专利附图】
【附图说明】
[0010]图1是传统TMBS结构示意图及其沿肖特基接触处的纵向电场分布示意图；
[0011]图2是实施例1的结构示意图；
[0012]图3是实施例1的结构示意图及其内建电场示意图；
[0013]图4是实施例2的结构示意图；
[0014]图5是实施例3的结构示意图；
[0015]图6是实施例4的结构示意图；
[0016]图7是实施例1制造工艺中衬底结构示意图；
[0017]图8是实施例1制造工艺中外延N型漂移区后结构示意图；
[0018]图9是实施例1制造工艺中外延第一 N型半导体掺杂区后结构示意图；
[0019]图10是实施例1制造工艺中离子注入第二 P型半导体掺杂区后结构示意图；
[0020]图11是实施例1制造工艺中离子注入第一 P型半导体掺杂区后结构示意图；
[0021]图12是实施例1制造工艺中场氧化、光刻沟槽窗口并刻蚀沟槽后结构示意图；
[0022]图13是实施例1制造工艺中生长栅氧化层后结构示意图；
[0023]图14是实施例1制造工艺中光刻并刻蚀覆盖在第一 N型半导体掺杂区和第一 P型半导体掺杂区上表面的氧化层后结构示意图；
[0024]图15是实施例1制造工艺中淀积金属及背面金属化后结构示意图；
【具体实施方式】
[0025]下面结合附图和实施例对本发明进行详细地描述。
[0026]本发明的二极管有阴极和阳极两个控制电极，没有栅电极结构。
[0027]实施例1
[0028]如图2所示，包括N型半导体衬底7、位于N型半导体衬底7底部的阴极8、位于N型半导体衬底7上层的N型半导体漂移区6、位于N型半导体漂移区6上层的栅氧化层2和位于栅氧化层2上层的阳极I ;所述栅氧化层2为沟槽型结构；在沟槽中设置有第一 N型半导体掺杂区5、第一 P型半导体掺杂区3和第二 P型半导体掺杂区4 ;所述第一 N型半导体掺杂区5位于沟槽的侧壁与栅氧化层2相连；所述第一 P型半导体掺杂区3的底部与第二P型半导体掺杂区4的顶部相连组成P型柱区，P型柱区位于沟槽两侧的第一 N型半导体掺杂区5之间，其中第一 P型半导体掺杂区3的顶部与阳极I相连。
[0029]本例的工作原理为:
[0030]本例提供的一种积累层与P柱共同控制的沟槽型二极管，利用积累层大幅降低导通电阻，降低了同等电流密度下的正向压降。这里以一种积累层与浮空P岛共同控制的沟槽型二极管为例(内建电场如图3所示)。
[0031]当阳极I加正电压时，在栅氧化层2与第一 N型半导体掺杂区5之间形成一层较薄的积累层，电子通过该导电沟道由N型半导体漂移区6到达阳极1，由于积累层的电子浓度更高，迁移率更大，因而相比传统TMBS 二极管可以实现更低的正向导通压降。当阳极I接地，阴极8加正压时，第一 N型半导体掺杂区5与第一 P型半导体掺杂区3和第二 P型半导体掺杂区4形成了空间电荷区，构成了一个电子的势鱼，电场方向为从第一 N型半导体掺杂区5到第一 P型半导体掺杂区3和第二 P型半导体掺杂区4，因而阻挡了电子从阳极I到达N型半导体漂移区6，随着阴极8电压不断升高，耗尽区不断向轻掺杂的第一 N型半导体掺杂区5 —侧扩展，从而使器件能承受较高的耐压。
[0032]实施例2
[0033]如图4所示，本例的结构为在实施例1的基础上，将第一 P型半导体掺杂区3、第二 P型半导体掺杂区4与第一 N型半导体掺杂区5同时缩短至沟槽以上的区域，本例的工作原理与实施例1相同。
[0034]实施例3
[0035]如图5所示，本例的结构为在实施例1的基础上，将第一 P型半导体掺杂区3、第二 P型半导体掺杂区4与第一 N型半导体掺杂区5同时延伸至沟槽以下的区域，本例的工作原理与实施例1相同。
[0036]实施例4
[0037]如图6所示，本例的结构为在实施例1的基础上，使第一 P型半导体掺杂区3和第二 P型半导体掺杂区4与第一 N型半导体掺杂区5间隔排列，本例的工作原理与实施例1相同。
[0038]以实施例1为例，本发明的积累型二极管制造工艺流程为:
[0039]首先进行N+衬底制备，如图7，然后进行一次N-外延形成漂移区，如图8，再次进行N-外延形成第二 N型半导体掺杂区，如图9，然后进行第二 P型半导体掺杂区光刻及离子注入，如图10，接下来进行第一 P型半导体掺杂区光刻及离子注入，如图11，在场氧化后光刻沟槽窗口并刻蚀沟槽，如图12，生长栅氧化层，如图13，接着进行光刻并去掉覆盖在第一N型半导体掺杂区和第一 P型半导体掺杂区上表面的氧化层，如图14，最后淀积金属及背面金属化，如图15。
[0040]在实施过程中，可以根据实际具体情况，在基本结构不变的情况下，对工艺步骤进行一定的变通设计。例如可以在外延N-漂移区之后再外延一层P区或者离子注入形成P区，然后在此P区上层离子注入形成第一 N型半导体掺杂区；也可以在第一 N型半导体掺杂区外延完成之后刻蚀形成沟槽，然后通过离子注入得到第一 P型半导体掺杂区与第二 P型半导体掺杂区。
【权利要求】
1.一种积累型二极管，包括N型半导体衬底(7)、位于N型半导体衬底(7)底部的阴极(8)、位于N型半导体衬底(7)上层的N型半导体漂移区(6)、位于N型半导体漂移区(6)上层的栅氧化层(2)和位于栅氧化层(2)上层的阳极(I);所述栅氧化层(2)为沟槽型结构；其特征在于，在沟槽两侧的栅氧化层(2)之间设置有第一 N型半导体掺杂区(5)、第一 P型半导体掺杂区(3)和第二 P型半导体掺杂区(4);所述第一 N型半导体掺杂区(5)位于沟槽的侧壁与栅氧化层(2)相连；所述第一 P型半导体掺杂区(3)的底部与第二 P型半导体掺杂区(4)的顶部相连组成P型柱区，P型柱区位于沟槽两侧的第一 N型半导体掺杂区(5)之间，其中第一 P型半导体掺杂区(3)的顶部与阳极(I)相连。
2.根据权利要求1所述的一种积累型二极管，其特征在于，所述第一P型半导体掺杂区(3)为轻掺杂P型半导体区域。
3.根据权利要求2所述的一种积累型二极管，其特征在于，所述P型柱区的深度小于沟槽的深度。
4.根据权利要求1?3任意一项所述的一种积累型二极管，其特征在于，所述第一N型半导体掺杂区(5)和P型柱区均为多个，在相邻的第一 N型半导体掺杂区(5)之间设置有一个P型柱区。
【文档编号】H01L21/329GK104393056SQ201410635885
【公开日】2015年3月4日 申请日期:2014年11月10日 优先权日:2014年11月10日
【发明者】李泽宏, 伍济, 刘永, 陈钱, 郭绪阳 申请人:电子科技大学