本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术：
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flashmemory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机电系统、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。
或非门(NOR)电擦除隧穿氧化层(ETOX，EraseThroughOxide)闪存存储器是一种具有优异性能的闪存存储器，具体包括：位于衬底表面的栅极结构、以及分别位于所述栅极结构两侧的源区和漏区；其中，所述栅极结构包括：位于衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅层、位于浮栅层表面的绝缘层、以及位于绝缘层表面的控制栅层。
随着高密度闪存技术的发展，各类随身电子设备的性能得到了提升，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的成本是技术发展的方向之一。对于所述或非门电擦除隧穿氧化层闪存存储器来说，能够采用自对准电接触(Self-AlignContact)工艺制作源区和漏区表面的导电结构，以此能够满足制作更小尺寸的闪存存储器的需求。
然而，即使采用自对准电接触工艺制作源区或漏区表面的导电结构，所形成的闪存存储器的依旧性能不良、稳定性和可靠性较差。
技术实现要素：
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构的形貌良好、性能稳定。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有若干有源区，相邻有源区之间具有隔离结构，部分有源区的衬底表面具有栅极结构，所述栅极结构两侧分别具有暴露出的有源区衬底表面和隔离结构表面的源区沟槽和漏区沟槽，所述漏区沟槽底部的衬底内具有漏区，所述源区沟槽底部的衬底内具有源区；在所述有源区、隔离结构和栅极结构表面形成第一介质层；去除所述漏区沟槽内的部分第一介质层，在所述第一介质层内形成初始通孔，所述初始通孔位于所述隔离结构上方；在所述初始通孔的侧壁表面形成保护层；在形成所述保护层之后，去除所述初始通孔底部的第一介质层，直至暴露出所述隔离结构表面为止，在第一介质层内形成第一通孔；在所述第一通孔内形成第二介质层，所述第二介质层表面高于或齐平于所述栅极结构的顶部表面；去除所述第一介质层，在所述栅极结构两侧分别形成第二通孔和源线沟槽，所述第二通孔暴露出漏区表面，所述源线沟槽暴露出源区和部分隔离结构表面，位于隔离结构两侧的第二通孔之间由所述第二介质层隔离；在所述第二通孔内形成漏极导电结构，在所述源线沟槽内形成源线导电结构。
可选的，所述保护层的形成步骤包括：在所述第一介质层表面、以及所述初始通孔的侧壁和底部表面形成保护膜；回刻蚀所述保护膜直至暴露出第一介质层表面为止，形成所述保护层。
可选的，所述保护膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
可选的，所述保护层的材料与所述第一介质层的材料不同；所述保护层的厚度为5埃～50埃。
可选的，所述保护层的材料为氧化硅或氮化硅。
可选的，所述初始通孔的深度为所述第一通孔深度的50％～95％。
可选的，所述第二介质层的形成步骤包括：在所述第一介质层表面和所述第一通孔内形成填充满所述第一通孔的第二介质膜；平坦化所述第二介质膜直至本课程所述第一介质层表面为止，形成所述第二介质层。
可选的，所述第二介质层的材料与所述第一介质层的材料不同。
可选的，所述第一介质层的形成步骤包括：在所述衬底、隔离结构和栅极结构表面形成第一介质膜；对所述第一介质膜表面进行平坦化，形成所述第一介质层。
可选的，在形成所述第一介质膜之前，在所述衬底、隔离结构和栅极结构表面形成停止层；在所述停止层表面形成第一介质膜。
可选的，所述第一通孔底部暴露出位于隔离结构表面的停止层表面；所述第二介质层位于所述停止层表面。
可选的，在去除所述第一介质层之后，所形成的第二通孔暴露出漏区表面的停止层，所形成的源线沟槽暴露出源区和部分隔离结构表面的停止层；在去除第一介质层之后，去除第二通孔和源线沟槽底部的停止层。
可选的，所述初始通孔的形成步骤包括：在所述第一介质层表面形成图形化层，所述图形化层暴露出位于隔离结构表面的部分第一介质层表面；以所述图形化层为掩膜，刻蚀所述第一介质层，形成所述初始通孔。
可选的，刻蚀所述第一介质层的工艺为各向异性的干法刻蚀工艺，所述各向同性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O2、H2、Ar、N2中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦。
可选的，所述第一通孔的形成步骤包括：以所述图形化层和所述保护层为掩膜，刻蚀去除初始通孔底部的第一介质层。
可选的，刻蚀去除初始通孔底部的第一介质层的工艺包括各向异性的干法刻蚀工艺；所述各向同性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O2、H2、Ar、N2中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦。
可选的，所述栅极结构包括：位于衬底有源区部分表面的第一栅介质层、位于第一栅介质层表面的浮栅层、位于浮栅层表面的第二栅介质层、位于第二栅介质层表面的控制栅层、以及位于控制栅层表面的掩膜层。
可选的，所述栅极结构位于至少两个相邻的有源区衬底表面，且所述栅极结构相邻有源区之间的隔离结构表面。
可选的，所述第二栅介质层还位于隔离结构表面、以及所述隔离结构两侧的浮栅层侧壁表面，所控制栅层还位于所述隔离结构上的第二栅介质层表面。
可选的，所述栅极结构还包括：位于所述第一栅介质层、浮栅层、第二栅介质层和控制栅侧壁表面的侧墙。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在去除部分漏区沟槽内的第一介质层，并在所述隔离结构上方形成初始通孔之后，在所述初始通孔的侧壁表面形成保护层，所述保护层能够在后续刻蚀初始通孔底部的过程中，用于保护所述初始通孔的侧壁形貌。由于所述初始通孔的深度小于所形成的第一通孔的深度，因此所述初始通孔的深宽比小于后续形成的第一通孔的深宽比，刻蚀气体易于进入所述初始通孔底部进行刻蚀，因此，所形成的初始通孔自顶部至底部孔径能够保持均一，能够保证所形成的初始通孔的侧壁垂直于第一介质层表面；而在所述初始通孔侧壁表面形成保护层之后，由所述保护层覆盖的初始通孔侧壁不会受到刻蚀气体的损伤，因此在刻蚀初始通孔底部的第一介质层以形成第一通孔之后，能够保证所形成的第一通孔的侧壁产生凹陷，所述第一通孔的侧壁垂直于第一介质层表面，所述第一通孔自顶部至底部的孔径均一。而后续在第一通孔内形成第二介质层，并去除漏区沟槽内的第一介质层之后，能够在相邻第二介质层之间形成第二通孔，所述第二通孔用于形成漏极导电结构，由于所述第二介质层的侧壁表面不会凸起，因此形成于第二通孔内的漏极导电结构形貌良好，所述漏极导电结构自顶部至底部的尺寸均一，则所述漏极导电结构的电性能稳定，所形成的存储器性能稳定、可靠性提高，
进一步，所述保护层的材料与第一介质层的材料不同，使得所述保护层相对于第一介质层具有较高的刻蚀选择比，在去除初始通孔底部的第一介质层时，所述保护层不会受到的工艺侵害较小，因此保护所述初始通孔的侧壁免受损伤，保证了初始通孔的形貌良好，则后续形成于第二通孔内的漏极导电结构的形貌良好、电性能稳定。
进一步，所述初始通孔的深度为所述第一通孔深度的50％～95％，因此，所述第初始通孔的深宽比小于第一通孔的深宽比，在刻蚀形成所述初始通孔的过程中，刻蚀气体易于深入所述初始通孔底部，则所形成的初始通孔的侧壁形貌良好，所述初始通孔自顶部至底部的孔径保持均一，因此，后续去除初始通孔底部的第一介质层之后，所形成的第一通孔自顶部至底部的孔径能够保持均匀，有利于后续形成形貌良好、电性能稳定的漏极导电结构。
附图说明
图1至图5是本发明实施例的一种存储器的形成过程的剖面结构示意图；
图6至图19是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，即使采用自对准电接触工艺制作源区或漏区表面的导电结构，所形成的闪存存储器的性能依旧不良、稳定性和可靠性较差。
图1至图5是本发明实施例的一种存储器的形成过程的剖面结构示意图。
请参考图1和图2，图2是图1的俯视结构示意图，提供衬底100，所述衬底100内具有若干有源区，相邻有源区之间具有隔离结构101，部分有源区的衬底表面具有栅极结构102，所述栅极结构102两侧分别具有暴露出的有源区衬底100表面和隔离结构101表面的源区沟槽和漏区沟槽，所述漏区沟槽底部的衬底100内具有漏区103，所述源区沟槽底部的衬底100内具有源区104；所述衬底100、隔离结构101和栅极结构102表面具有第一介质层105。需要说明的是，图2中忽略所述第一介质层105。
请参考图3，在所述第一介质层105表面形成图形化的光刻胶层106，所述图形化的光刻胶层106暴露出与所述隔离结构101对应的部分第一介质层105表面。
请参考图4，图4是基于图3中割线AA’的剖面结构示意图，以所述图形化的光刻胶层106为掩膜，刻蚀所述漏区沟槽内的部分第一介质层105，直至暴露出所述隔离结构101表面，在所述第一介质层105内形成第一通孔107。
请参考图5，在所述第一通孔107(如图4所示)内形成第二介质层108。
之后，去除所述第一介质层105，在所述栅极结构102两侧分别形成暴露出漏区103表面的第二通孔、以及暴露出源区104和部分隔离结构101的源线沟槽；在所述第二通孔内形成漏极导电结构，在所述源线沟槽内形成源线导电结构。
经过研究发现，在上述存储器中，所述栅极结构102包括：位于衬底有源区部分表面的第一栅介质层120、位于第一栅介质层120表面的浮栅层121、位于浮栅层121表面的第二栅介质层122、位于第二栅介质层122表面的控制栅层123、以及位于控制栅层123表面的掩膜层124，因此所述栅极结构102的高度较高，而所述第一介质层105的厚度大于所述栅极结构102的高度，因此，形成于所述第一介质层105内的第一通孔107(如图4所示)深宽比较大。
由于形成所述第一通孔107的工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺的刻蚀气体为碳氟气体，在形成所述第一通孔107的过程中，所述刻蚀气体在刻蚀所述第一介质层105的同时，能够在所形成的刻蚀通孔侧壁表面形成聚合物层，通过调控所述刻蚀工艺的参数，能够控制所述聚合物层的厚度，以此控制所形成的第一通孔107的侧壁形貌和倾斜度。
然而，由于所需形成的第一通孔107深宽比较大，随着刻蚀工艺的进行，所形成的刻蚀通孔的深度逐渐加深，导致所述刻蚀气体难以进入所述刻蚀通孔的底部，则容易使所形成的第一通孔107的底部孔径较小。其次，随着所形成的刻蚀通孔的深度逐渐加深，由于刻蚀气体难以进入刻蚀通孔的底部，则所述刻蚀气体容易积聚于所述刻蚀通孔顶部和底部之间的中间区域，容易导致所形成的第一通孔107底部和顶部之间的中间区域孔径较大。再次，由于所述第一介质层105表面具有图形化的光刻胶层106(如图4所示)覆盖，而所述刻蚀气体不会侵入所述图形化的光刻胶层106的底部对第一介质层105进行刻蚀，因此所形成的第一通孔107顶部的形状与所述图形化层光刻胶层106所暴露出的区域形状一致，因此所述第一通孔107顶部的孔径小于所述第一通孔107的中间区域的孔径。因此，所形成的第一通孔107的自顶部至底部的孔径不一致，所述第一通孔107的截面形状呈“碗形”，继而导致后续去除第一介质层105之后所形成的第二通孔顶部至底部的孔径不一致，所述第二通孔底部和顶部的尺寸较大，而所述第二通孔底部和顶部之间的区域孔径较小，则在所述第二通孔内形成的漏极导电结构的电阻率不均一，则所述漏极导电结构的电性能不稳定，所形成的存储器性能不良。
为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在去除部分漏区沟槽内的第一介质层，并在所述隔离结构上方形成初始通孔之后，在所述初始通孔的侧壁表面形成保护层，所述保护层能够在后续刻蚀初始通孔底部的过程中，用于保护所述初始通孔的侧壁形貌。由于所述初始通孔的深度小于所形成的第一通孔的深度，因此所述初始通孔的深宽比小于后续形成的第一通孔的深宽比，刻蚀气体易于进入所述初始通孔底部进行刻蚀，因此，所形成的初始通孔自顶部至底部孔径能够保持均一，能够保证所形成的初始通孔的侧壁垂直于第一介质层表面；而在所述初始通孔侧壁表面形成保护层之后，由所述保护层覆盖的初始通孔侧壁不会受到刻蚀气体的损伤，因此在刻蚀初始通孔底部的第一介质层以形成第一通孔之后，能够保证所形成的第一通孔的侧壁产生凹陷，所述第一通孔的侧壁垂直于第一介质层表面，所述第一通孔自顶部至底部的孔径均一。而后续在第一通孔内形成第二介质层，并去除漏区沟槽内的第一介质层之后，能够在相邻第二介质层之间形成第二通孔，所述第二通孔用于形成漏极导电结构，由于所述第二介质层的侧壁表面不会凸起，因此形成于第二通孔内的漏极导电结构形貌良好，所述漏极导电结构自顶部至底部的尺寸均一，则所述漏极导电结构的电性能稳定，所形成的存储器性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图19是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图6和图7，图7是图6的俯视结构示意图，提供衬底200，所述衬底200内具有若干有源区，相邻有源区之间具有隔离结构201，部分有源区的衬底表面具有栅极结构，所述栅极结构两侧分别具有暴露出的有源区衬底200表面和隔离结构201表面的源区沟槽202和漏区沟槽203，所述漏区沟槽203底部的衬底200内具有漏区204，所述源区沟槽202底部的衬底200内具有源区205。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。本实施例中，所述衬底200为硅衬底。
本实施例中，所述栅极结构用于构成或非门(NOR)电擦除隧穿氧化层(ETOX，EraseThroughOxide)闪存存储器。所述栅极结构包括：位于衬底200有源区部分表面的第一栅介质层220、位于第一栅介质层220表面的浮栅层221、位于浮栅层221表面的第二栅介质层222、位于第二栅介质层222表面的控制栅层223、以及位于控制栅层223表面的掩膜层224。
在本实施例中，所述栅极结构横跨于所述隔离结构201表面，即所述栅极结构位于至少两个相邻的有源区衬底200表面，且所述栅极结构覆盖相邻有源区之间的隔离结构201表面。
在本实施例中，所述第二栅介质层222还位于隔离结构201表面、以及所述隔离结构201两侧的浮栅层221侧壁表面，所控制栅层223还位于所述隔离结构201上的第二栅介质层222表面。
所述浮栅层221和控制栅层223的材料为多晶硅。所述第一栅介质层220或第二栅介质层212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述掩膜层224的材料与后续形成的第一介质层和第二介质层的材料不同；所述掩膜层224的材料为氧化硅、氮化硅、金属或金属化合物；所述掩膜层224的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或热炉工艺(furnace)。此外，所述控制栅层223的表面或内部还能够具有金属硅化物材料，用于提高控制栅层223内的电流。
在本实施例中，所述第一栅介质层220的材料为氧化硅，所述第一栅介质层220为隧穿氧化层，电子通过所述第一栅介质层220在衬底200内的沟道区和浮栅层221之间迁移，以实现写入、擦除或编程等操作。所述浮栅层221内能够存储电子，以实现对于数据的断电存储。所述第二栅介质层222用于隔离所述浮栅层221和控制栅层223，所述第二栅介质层222由氧化硅层、位于氧化硅层表面的氮化硅层、以及位于氮化硅层表面的氧化硅层构成，即所述第二栅介质层222为氧化硅-氮化硅-氧化硅(ONO)结构，所述氧化硅-氮化硅-氧化硅结构的隔离能力强，而且与多晶硅材料的结合能力好。所述控制栅层223用于对浮栅层221施加偏压，通过不同的偏压以控制浮栅层221执行写入、擦除或编程等操作。
所述栅极结构的形成步骤包括：在衬底200表面形成第一介质膜；在第一介质膜表面形成第一多晶硅膜；在第一多晶硅膜表面形成第二介质膜；在第二介质膜表面形成第二多晶硅膜；在所述第二多晶硅膜表面形成掩膜层224，所述掩膜层224覆盖了需要所形成栅极结构的对应位置；以所述掩膜层224为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二多晶硅膜、第二介质膜、第一多晶硅膜和第一介质膜，直至暴露出衬底200表面为止。其中，所述掩膜层224还能够在后续在衬底200表面形成漏极导电结构和源极导电结构时，保护控制栅层223的顶部表面。
本实施例中，所述栅极结构还包括位于所述第一栅介质层220、浮栅层221、第二栅介质层222和控制栅223侧壁表面的侧墙(未示出)。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
在形成栅极结构和侧墙之后，采用离子注入工艺在源区沟槽202和漏区沟槽203底部的衬底200内掺杂P型离子或N型离子，以形成源区205和漏区204；本实施例中掺杂的是N型离子，当源区205和漏区204内掺杂N型离子时，所形成的存储器内载流子为电子，而电子的电迁移能力较强，使存储器的性能更佳。
请参考图8，在所述有源区、隔离结构201和栅极结构表面形成第一介质层206。
所述第一介质层206的形成步骤包括：在所述衬底200、隔离结构201和栅极结构表面形成第一介质膜；对所述第一介质膜表面进行平坦化，形成所述第一介质层206。
所述第一介质膜的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第一介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述平坦化工艺为化学机械抛光工艺。
在本实施例中，所述第一介质层206的材料为氧化硅；所述第一介质层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH4或者正硅酸乙酯(TEOS)，所述氧源气体为O2、O3或者H2O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。
在本实施例中，在形成所述第一介质膜之前，在所述衬底200、隔离结构201和栅极结构表面形成停止层207；在所述停止层207表面形成第一介质膜。所述停止层207的材料与第一介质层206的材料不同。所述停止层207用于在形成第一通孔、以及去除第一介质层206时定义刻蚀工艺的停止位置。所述停止层207的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述停止层207的材料为氮化硅、氮氧化硅或无定形碳，本实施例中为氮化硅。
请参考图9和图10，图10是图9的俯视结构示意图，在所述第一介质层206表面形成图形化层208，所述图形化层208暴露出位于隔离结构201表面的部分第一介质层206表面。
所述图形化层208作为后续刻蚀形成第一通孔的掩膜。所述图形化层208内具有暴露出部分第一介质层206表面的图形化开口，所述图形化开口与位于漏区沟槽203(如图6和图7所示)底部的隔离结构201对应，从而使后续形成的第一通孔能够暴露出位于漏区沟槽203底部的隔离结构201表面、或所述隔离结构201表面的停止层207。由于所述图形化开口的尺寸较小，则所述图形化层208所覆盖的区域面积较大，因此所述图形化层208的工艺难度降低，对工艺分辨率的精度需求降低。
在本实施例中，所述图形化层208为光刻胶层，所述光刻胶层的形成步骤包括：在所述第一介质层206表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，形成所述光刻胶层。其中，所述曝光工艺能够为干法扫描曝光或湿法扫描曝光。在形成所述光刻胶膜之前，还能够在所述第一介质层206表面形成底部抗反射层(BARC)、增强图形膜(AdvancedPatterningFilm，简称APF)、介质抗反射层(DARC)中的一种或多种层重叠。在其它实施例中，所述图形化层208的形成工艺还包括为纳米压印工艺或自组装工艺。
请参考图11，图11与图9沿BB’方向一致的剖面结构示意图，以所述图形化层208为掩膜，刻蚀去除所述漏区沟槽203(如图6和图7所示)内的部分第一介质层206，在所述第一介质层206内形成初始通孔209，所述初始通孔209位于所述隔离结构201上方。
所述初始通孔209作为后续形成的第一通孔的一部分，所述初始通孔209的深度为后续形成的第一通孔深度的50％～95％。由于所述初始通孔209的深度小于后续形成的第一通孔的深度，所述初始通孔209的深宽比较小，能够保证所形成初始通孔209自顶部至底部的孔径均匀，所述初始通孔209的侧壁垂直于所述第一介质层206表面。在本实施例中，所述初始通孔209的深度为后续形成的第一通孔深度的80％～90％。
刻蚀所述第一介质层206的工艺为各向异性的干法刻蚀工艺，所述各向同性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O2、H2、Ar、N2中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦；所述碳氟气体包括CF4、C3F8、C4F8、CHF3中的一种或多种。
所述初始通孔209相对的两侧侧壁暴露出栅极结构的侧壁表面、或覆盖于栅极结构侧壁表面的停止层207表面。在本实施例中，在本实施例中，所述初始通孔209的侧壁暴露出所述停止层207表面。在其它实施例中，所述初始通孔209暴露出部分栅极结构的掩膜层224表面以及侧墙表面。在所述刻蚀工艺中，所述掩膜层224或停止层207与第一介质层206之间的刻蚀选择比为1:1～1:10。
请参考图12，在所述第一介质层206表面、以及所述初始通孔209的侧壁和底部表面形成保护膜210。
所述保护膜210用于形成保护层，所述保护层用于保护所述初始通孔209的侧壁，避免后续刻蚀形成第一通孔的工艺对所述初始通孔209的侧壁造成损伤。
所述保护膜210的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述保护膜210的形成工艺为原子层沉积工艺，所述原子层沉积工艺具有良好的阶梯覆盖能力，能够使所形成的保护层210紧密贴合于初始通孔209表面，而且所述原子层沉积工艺的形成速率较慢，能够精确控制所形成的保护膜210厚度。
所述保护膜210的材料与所述第一介质层206的材料不同，使后续形成的保护层与第一介质层206之间具有较大的刻蚀选择比，则所述保护层能够保护层初始通孔209。此外，所述保护膜210的材料能够与后续形成的第二介质层的材料相同。所述保护膜210的材料为氧化硅或氮化硅；在本实施例中，所述保护膜210的材料为氮化硅。
所述保护膜210的厚度为5埃～50埃，所述保护膜210的厚度即后续形成的保护层的厚度，由于所述保护层的厚度较小，则所述保护层对后续形成的第一通孔的孔径影响较小。
请参考图13，回刻蚀所述保护膜210(如图12所示)直至暴露出第一介质层206表面为止，在所述初始通孔209的侧壁表面形成保护层210a。
所述回刻蚀工艺为各向异性的干法刻蚀工艺，能够去除第一介质层206表面以及初始通孔209底部表面的保护膜210。所述各向异性的干法刻蚀工艺的刻蚀方向垂直于所述第一介质层206表面，从而能够在初始通孔209的侧壁表面保留保护层210a。所述各向异性的干法刻蚀工艺的刻蚀气体包括碳氟气体和氧气，所述碳氟气体包括CF4、C3F8、C4F8、CHF3中的一种或多种，刻蚀工艺的偏置电压大于10伏，偏置功率大于100瓦。
请参考图14，在形成所述保护层210a之后，去除所述初始通孔209底部的第一介质层206，直至暴露出所述隔离结构201表面为止，在第一介质层206内形成第一通孔211。
所述第一通孔211用于形成第二介质层，所述第二介质层用于在后续形成的漏极导电结构之间进行电隔离。在本实施例中，所述第一介质层206形成于停止层207表面，则所述第一通孔211暴露出位于隔离结构201表面的停止层207表面。所述第一通孔211的形成步骤包括：以所述图形化层208和所述保护层210a为掩膜，刻蚀去除初始通孔209底部的第一介质层206。
刻蚀去除初始通孔209底部的第一介质层206的工艺包括各向异性的干法刻蚀工艺。所述各向异性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O2、H2、Ar、N2中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦；所述碳氟气体包括CF4、C3F8、C4F8、CHF3中的一种或多种。在所述刻蚀工艺中，所述衬底200与第一介质层206之间的刻蚀选择比为1:1～1:10。
在本实施例中，由于所述初始通孔209的侧壁表面具有保护层210a，沿所述保护层210a表面刻蚀形成的第一通孔211侧壁相对于初始通孔209的侧壁突出，则在各向异性的干法刻蚀工艺之后，采用各向同性的刻蚀工艺刻蚀第一通孔211暴露出的第一介质层206侧壁，使所述第一通孔211自顶部至底部的孔径均匀。所述各向同性的刻蚀工艺能够为湿法刻蚀工艺或干法刻蚀工艺。
请参考图15，在所述第一通孔211(如图14所示)内形成第二介质层212，所述第二介质层212表面高于或齐平于所述栅极结构的顶部表面。
所述第二介质层212用于在后续形成于同一漏区沟槽203(如图6和图7)的漏极导电结构之间进行电隔离。所述第二介质层212的形成步骤包括：在所述第一介质层206表面和所述第一通孔211内形成填充满所述第一通孔211的第二介质膜；平坦化所述第二介质膜直至本暴露出所述第一介质层206表面为止，形成所述第二介质层212。
所述第二介质层212的材料与所述第一介质层206的材料不同，使所述第二介质层212与第一介质层206之间的刻蚀选择比较大，在后续去除所述第一介质层206时，对第二介质层212的损伤较小。所述第二介质层212的材料为氧化硅、氮化硅或氮氧化硅；在本实施例中，所述第二介质层212的材料为氮化硅。
所述第二介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或热炉工艺。所述平坦化工艺为化学机械抛光工艺，在本实施例中，所述第二介质层212的顶部表面与所述第一介质层206的顶部表面齐平；在所述化学机械抛光工艺中，去除所述图形化层208、以及高于第一介质层206表面的部分保护层210a，刻蚀所述保护层210a的侧壁与所述第一介质层206的表面齐平。
请参考图16和图17，图17是图16的俯视结构示意图，图16是图17沿CC’方向的剖面结示意图，去除所述第一介质层206(如图15所示)，在所述栅极结构两侧分别形成第二通孔213和源线沟槽214，所述第二通孔213暴露出漏区204表面，所述源线沟槽214暴露出源区205和部分隔离结构201表面，位于隔离结构201两侧的第二通孔213之间由所述第二介质层212隔离。
在去除所述第一介质层206之后，所述漏区沟槽203内的隔离结构201表面具有第二介质层212，所述第二介质层212的部分侧壁表面具有保护层210a，所述保护层210a的表面与所述第二介质层212的侧壁表面齐平，后续在漏区204表面形成漏极导电结构之后，同一漏区沟槽203内的相邻导电结构之间由所述第二介质层212和保护层210a
去除所述第一介质层206的工艺为干法刻蚀工艺或湿法刻蚀工艺，所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向异性的刻蚀工艺。在本实施例中，所述第一介质层206的材料为氧化硅，所述干法刻蚀工艺的刻蚀气体包括碳氟气体和氧气，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
在本实施例中，由于所述第一介质层206形成于停止层207表面，则去除所述第一介质层206之后，所形成的第二通孔213暴露出漏区204表面的停止层207，所形成的源线沟槽214暴露出源区205和部分隔离结构201表面的停止层207；在去除第一介质层206之后，去除第二通孔213和源线沟槽214底部的停止层207。去除停止层207之后，能够在源线沟槽214底部暴露出源区205和部分隔离结构201表面，在第二通孔213底部暴露出漏区204表面，后续形成的漏极导电结构能够与漏区204表面相接触，后续形成的源线导电结构能够与所述源区205表面相接触。去除停止层207的工艺为干法刻蚀工艺或湿法刻蚀工艺，所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向异性的刻蚀工艺。
请参考图18和图19，图19是图18的俯视结构示意图，图18是图19沿CC’方向的剖面结示意图，在所述第二通孔213(如图16所示)内形成漏极导电结构215，在所述源线沟槽214(如图17所示)内形成源线导电结构216。
所述漏极导电结构215用于与漏区204电连接，所述源线导电结构216用于与源区205电连接。
所述漏极导电结构215和源线导电结构216的形成工艺包括：在所述第二通孔213内、源线沟槽214内、以及第二介质层212表面和掩膜层224表面形成填充满所述第二通孔213和源线沟槽214的导电膜；平坦化所述导电膜直至暴露出所述第二介质层212和掩膜层224表面，形成漏极导电结构215和源线导电结构216。
所述漏极导电结构215和源线导电结构216的材料为铜、钨或铝。本实施例中，所述漏极导电结构215和源线导电结构216的材料为钨，所述导电膜的形成工艺为物理气相沉积工艺、电镀工艺或化学镀工艺。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。