一种三维半导体存储器件的制作方法
【专利摘要】本实用新型公开了一种三维半导体存储器件。采用双离子束沉积技术，一束离子轰击靶材，使材料原子发生溢出，原子沿轨迹沉积到深孔中，一束离子轰击深孔表面，使沉积的材料无法覆盖深孔顶部，从而确保三维半导体存储器件U型沟道的完整形成。U型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积，同时U型半导体存储器件的NAND串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故U型沟道的半导体存储器可以大大增加存储密度。
【专利说明】一种三维半导体存储器件
【技术领域】
[0001]本实用新型属于微电子器件及存储器【技术领域】，更具体地，涉及一种基于深孔填充的三维半导体存储器。
【背景技术】
[0002]尽管多晶硅浮栅非易失性存储(NVM)阵列使用20nm(或更小)的半导体制造技术取得了巨大成功，但是更进一步的尺寸缩小则变得非常困难。其中原因有如下几个:临近单元的串扰和浮栅中的少量可编程的电子。这个限制会使浮栅的多级存储更加复杂。因此，三维存储器件的发展势在必行。
[0003]尤其是，在嵌入式存储器领域，三维的后端(B/E)非易失性存储阵列也具有挑战性，因为此方法允许较大的非易失性阵列。而大容量01Gbit)嵌入式存储器的使用，使CMOS产品的性能得到了提高同时也出现了许多新的应用。提高单位面积存储密度的方式主要包括提高三维存储器件其纵向方向的器件数量，以及减小单个器件的面积，纵向方向的器件数量越多、单个器件的面积越小，存储密度就越大。
[0004]然而，进一步的研宄表明，上述现有解决方案仍然存在以下的技术问题:为了制备纵向方向器件数量多、单个器件面积小的三维存储器件，往往在制备过程中需要高深宽比深孔，但受到目前沉积工艺的限制，深孔沉积往往上下部沉积不均匀，且由于深孔上部在沉积过程中易被沉积的材料覆盖、进而妨碍深孔的继续沉积，影响器件的稳定性与生产成品率。
实用新型内容
[0005]针对现有技术的缺陷，本实用新型的目的在于提供一种非易失性三维半导体存储器，与现有技术相比能够有效解决高深宽比深孔沉积过程中易出现的材料覆盖深孔上部、进而阻碍深孔底部材料沉积的问题，同时由于采用深孔结构、能够有效提高三维器件纵向方向上的器件数量，显著增加了单位面积下的器件数，提高了存储密度，因而尤其适用于大容量嵌入式存储器的应用场合。
[0006]为实现上述目的，按照本实用新型的一个方面，提供了一种三维半导体存储器，包括多个单片三维NAND串半导体器件，单片三维NAND串半导体器件包括:衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层；所述半导体层与绝缘层交替的堆叠结构位于所述衬底上方，至少包含一层半导体层和一层绝缘层，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行；所述U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层包围在所述U型的半导体沟道外；所述U型的半导体沟道，其两竖直段垂直延伸到所述衬底的上表面；所述堆叠结构的半导体层边缘外依次沉积有阻挡层、电荷存储层，并通过所述阻挡层、电荷存储层与隧道电介质层相接触，所述堆叠中的半导体层、阻挡层、电荷存储层一起构成了多个条状的栅电极；所述堆叠结构中的绝缘层连接所述多个条状的栅电极。
[0007]更进一步地，所述I型的半导体沟道的沟道宽度为10到40纳米。
[0008]通过本实用新型所构思的以上技术方案，与现有技术相比，由于向深孔沉积材料时采用了双离子束沉积，能防止沉积过程中深孔上部被沉积的材料原子覆盖，影响深孔底部的继续沉积，从而使得嫩冊(顯I八冊)串中高深宽比的深孔沉积得以实现，能够大幅增加三维半导体存储器件的存储密度。另外，由于采用堆叠结构的^\冊串，增加了三维存储器件的密度，能够取得存储密度高的有益效果。
【专利附图】
【附图说明】
[0009]图1-2为三维“\冊串的侧剖面图；
[0010]图3-14为三维“\冊串的基本制备流程:其中图3八是侧剖面图；图38是图3八沿着方向的顶剖面图；图3(:是图3八沿着2-2’方向的顶剖面图，其中图3八是图38和图30沿着IV方向的侧剖面图；图4八-4(:描述了制备嫩冊串方法的其中一步，图4八是透视图，图48是4八沿着IV方向的侧剖面图，图4(:是4八沿着2-2’方向的剖面图；图5-14是制备过程中的侧剖面图；图11八是透视图，图118是图11八沿着IV方向的侧剖面图；图13八为透视图，图138是图13八沿着方向的侧剖面图；图15为I型半导体沟道双离子束沉积的示意图。
【具体实施方式】
[0011]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
[0012]实施例1
[0013]^\冊串的源丨漏极在半导体沟道1上形成并且如图1和2所示，沟道1是I型的。接触电极202(包括202^2020提供与半导体沟道1的接触。本文的V型管形状类似于英文字母“V ”。I型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积；同时I型半导体存储器件的⑷串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故[型沟道的半导体存储器可以大大增加存储密度。
[0014]下面结合图3-14，具体描述制备V型半导体沟道^^0串的过程。
[0015](1)在衬底100上形成牺牲层89，在牺牲层89上形成绝缘保护层108:衬底100可以为半导体衬底(如单质硅，表面覆盖3102的单质硅，重掺杂的=型或？型31)，根据实际需要，该半导体衬底可嵌入例如导体或半导体器件；牺牲层89可用任何合适的牺牲材料(如有机材料，氮化硅和钨等)，只要保证其对衬底或绝缘保护层材料选择性的刻蚀；如果牺牲层89为氮化硅，那么绝缘保护层108就为二氧化硅，从而保证牺牲层89可以相对于绝缘保护层108进行选择性的刻蚀；如图3所示，牺牲层89的上表面延伸到大致与衬底100上表面1003平行，牺牲层89可为任何合适的形状，如条状长方体，只需使牺牲层89能够连接在后续步骤中形成的两个相互平行的竖直通孔即可。
[0016]在绝缘保护层108上依次沉积半导体层和绝缘层，半导体层和绝缘层交替沉积，形成包括至少一层半导体和一层绝缘层、且两种层交替排列的堆叠120 ；堆叠120中的总层数根据存储密度和工艺来确定，可以为2袖层(其中!1 = 1，2，3，……)，这里我们设计了 8层(即η = 4);在绝缘保护层108上形成的堆叠120由层121 (包括121a、121b、121c、121d，图中仅标出121a、121b)和层122 (包括122a、122b、122c、122d，图中仅标出122a、122b)相间而成。层121、层122可以用任何合适的沉积方法，如溅射、CVD、MBE等。堆叠120中的每一层(如121a、122a等)可以是6到100纳米厚。层121为导体(如金属或金属合金)或者半导体(如重掺杂n+、p+多晶硅，所述重掺杂为掺杂得到的η型或ρ型载流子浓度大于1018cm_3)控制栅材料；层122为绝缘材料(如氮化硅、二氧化硅等)。
[0017](2)采用光刻工艺沿着竖直方向对所述堆叠结构120进行刻蚀，并形成至少两个其轴向与衬底上表面垂直的通孔81、82，其在竖直方向的投影均与牺牲层89部分重合，如图3所示。图3B是图3A沿着X-X’方向的顶剖面图。图3C是图3A沿着Z-Z’方向的顶剖面图。图3A是图3B和图3C沿着Y-Y’方向的侧剖面图。通孔81和82可以采用等离子刻蚀形成。通孔的横截面可以为圆形，如图3B所示。绝缘保护层108用来作为通孔81和82的刻蚀停止层。通孔81、82为后续步骤中制备NAND串的每个U型沟道的两竖直段所在的位置。
[0018]然后，继续沿着横向方向对堆叠结构120中的各半导体层进行选择性刻蚀，即相对于层122选择性地刻蚀层121，使夹在层122间(或层122与绝缘保护层108之间)的层121形成凹坑62(包括62a、62b、62c、62d)。上述选择性刻蚀可以用选择性的各向同性的湿法刻蚀或者干法刻蚀。形成的凹坑62的深度可以是6到100纳米。接着，在刻蚀后的半导体层的边缘以及通孔81、82内壁上沉积阻隔电介质材料(如氧化硅层，替代或者附加在氧化硅之上的其他高k电介质材料，氧化铪)形成阻挡层7 (也被称作IPD)，使阻隔电介质7沿着凹坑62和层122的边缘(即通孔81、82内的层121和层122的边缘)，如图5。阻挡层7可以用包括原子层沉积(ALD)或者化学气相沉积(CVD)方法形成；阻挡层7的厚度为6到20nm。在凹坑62中、悬在层122之间(或层122与绝缘保护层108之间)，阻挡层7包括了多个钳形阻隔电介质部分(即，阻隔电介质7a、7b、7c、7d，图6中仅标出了 7a、7b)。通常，若堆叠120中的总层数2*n (其中η = 1，2，3，……)，则形成的钳形阻隔电介质部分有η个。
[0019](3)在通孔81、82内的阻挡层7上沉积电荷存储材料形成作为电荷存储区域的电荷存储层9，如图6所示。电荷存储层9包括在各个钳形阻隔电介质部分(如7a、7b等)之中的多个电荷存储部分(包括9a、9b、9c、9d，图中仅标出9a、9b)。电荷存储层9在通孔81中延伸，与阻挡层7相接触。所述电荷存储材料可以是氮化硅电荷存储电介质，也可以为导体或半导体浮栅材料(如，金属、金属合金、硅化金属、或者重掺杂多晶硅浮栅材料)。任何可用的方法都可以用于沉积电荷存储材料，如ALD或者CVD等。
[0020]接着，刻蚀移除绝缘保护层108上的阻挡层7、电荷存储层9，例如可以通过一步或两步各向异性湿法或干法刻蚀。如有必要的话，还可在上述刻蚀过程中对通孔81、82进行刻蚀:在沉积电荷存储层的过程中，电荷存储层9可能会向外延伸到通孔81、82中与层122(如122a、122b等)对应的突出部分(如图6所示)，移去上述延伸部分即可得到分立的电荷存储部分(如9a等)，形成如图7的结构；同样在沉积阻隔电介质层的过程中，阻隔电介质7也可能会延伸到通孔81、82中，覆盖与层122(如122a、122b等)对应的突出部分，也可以通过移去这些延伸部分来分离形成分立的阻隔电介质部分(如7a、7b等)；刻蚀通孔81、82中的电荷存储材料和阻隔电介质材料后，电荷存储材料、阻隔电介质材料只存在于凹坑62之中(即在阻隔电介质7的钳形部分中如果有必要，各向异性刻蚀可以同时刻蚀堆叠120中的层122使通孔81、82的尺寸增大。移除后的效果如图7所示。
[0021]如果有需要形成一个娃化金属浮栅9^919(^9(1,而不是多晶娃浮栅如、^、…、9(1的话，可在沉积形成多晶硅浮栅9^91^9(^9(1后，利用任何合适的方法(如八⑶或者溅射)再沉积形成薄的金属层(如钛、钴或者镍)，经硅化退火反应后，浮栅9^91^9(^9(1转变成相应的硅化金属(即钛、钴、镍的硅化物)。没有进行硅化反应的金属层部分，随后用合适的选择性刻蚀方法去除掉，形成如图8的结构。
[0022]然后，刻蚀绝缘保护层108及牺牲层89，形成连接通孔81、82的空心区83:首先刻蚀绝缘保护层108与通孔81、82竖直投影重合的部分(利用如各向异性刻蚀)，使通孔81、82向下延伸穿过绝缘保护层108、暴露牺牲层89 ；再通过湿法或干法刻蚀选择性的刻蚀牺牲层89形成空心区83，这样既移除了牺牲层材料，也没有刻蚀材料122、阻挡层7和电荷存储区9。牺牲层89被完全刻蚀形成空心区83，空心区83的上表面延伸到大致与衬底100上表面1003平行，并且与通孔81和82连接，通孔81、82和空心区83—起形成了 I型通孔80，如图9所示。
[0023](4)在V型通孔中沉积隧道电介质层11和半导体沟道1形成V型沟道:在V型通孔80的内壁上沉积隧道电介质(如氧化硅)形成隧道电介质层11，再在隧道电介质层11上沉积形成半导体沟道1，形成^\冊串。半导体沟道1可以完全填充I型通孔，即在隧道电介质层11上沉积半导体沟道1，使V型通孔完全填充。半导体沟道1也可以无需完全填充V型通孔80中除隧道电介质层11以外的部分，例如，半导体沟道1可以先向I型通孔80的上下内外的边缘(即在隧道电介质层11上)沉积，而不是向V型通孔80的中间沉积，然后再在半导体沟道1的中间(即4型通孔80未填充半导体沟道1的部分)填充绝缘材料形成绝缘层2，从而使V型通孔80完全填充，形成如图10的结构，这样半导体沟道1也就没有完全填充I型通孔80。
[0024]半导体沟道1的宽度对存储密度和器件性能都有影响，宽度越小，单位面积下的^^0串则可以更多，存储密度就越大，同时沟道的宽度减小则器件的阈值电压就会增大。本实施例中各个沟道宽度设计为10到60纳米；例如，若中间填充了绝缘层2，则形成的两个沟道每个沟道宽度均设计为10到40纳米。半导体沟道1的形状相似于V型通孔80的形状。
[0025]作为本实用新型关键的技术改进之一，本实用新型考虑到高深宽比深孔在沉积过程中深孔上部被沉积的材料覆盖、进而妨碍深孔的继续沉积，影响器件的稳定性与生产成品率，因此采用了双离子束沉积技术进行深孔沉积。半导体沟道1可以用双离子束沉积技术沉积形成。如图15所示，具体方法如下:一束离子轰击靶材(譬如多晶硅)，材料原子发生溢出，使原子沿轨迹沉积到深孔中；一束离子轰击深孔上部，防止深孔上部被材料原子覆盖，无法继续沉积材料到深孔中。两束离子都为“'+,且两个离子束可单独控制。此外，作为进一步优选，所述双束离子沉积的紅+电流为10?50—，能量为0.5?2.真空度彡 6.67X10—^1。
[0026]通过以上构思，本实用新型能够实现高深宽比深孔的有效沉积，对提高三维存储器件中纵向方向的器件数量、减小单个器件面积均有积极作用，能够制得存储密度大、性能稳定的三维存储器件。
[0027](5)刻蚀被所述U型沟道包围的堆叠120形成垂直于绝缘保护层108的平面截断层，使堆叠120完全截断成两部分，并向所述平面截断层中填充绝缘材料(如二氧化硅等)形成绝缘层185，使截断的堆叠120彼此电隔离(即使NAND串彼此间的堆叠电隔离)，如图11A(透视图)和图11B(沿着图11A Y-Y’方向的侧剖面图)的器件。可分别对这些被电隔离的层121进行控制。填充绝缘材料是采用双束离子沉积技术，一束离子轰击靶材，使材料原子发生溅射，溅射出的原子沿轨迹沉积到深孔中；另一束离子轰击深孔表面，防止深孔上部被材料原子覆盖，无法继续沉积材料到深孔中，并使深孔中附着力不好的原子被溅射出去，留下附着力好的原子。
[0028]如图12，源或漏极形成在原通孔81位置上方、与半导体沟道1的一端相连，漏或源极形成在原通孔82位置上方、与半导体沟道1的另一端相连。在一些实施例中，漏极通过漏极选择晶体管203a(也称作SGD器件)连接NAND串沟道，源极通过源极选择晶体管203b (也称作SGS器件)连接NAND串沟道另一端。
[0029]栅截面可用来分开选择晶体管203a和203b，制作步骤与所述步骤5相似，即先刻蚀选择晶体管形成垂直于衬底100上表面的平面截断层，使选择晶体管203a和203b完全截断分离，然后使用例如溅射、CVD等方法向平面截断层内填充绝缘材料(如二氧化硅等)，最终形成了图13A(透视图)和图13B(沿着图13B Y-Y’方向的侧剖面图)的结构。
[0030]接下来，在相邻NAND串的选择晶体管间形成截面，例如在图14中的相邻串SGD器件203a之间；填充绝缘材料(如二氧化硅)，在选择晶体管之间形成绝缘层187，形成了图14的NAND串180阵列。
[0031]制备得到的单片三维NAND串半导体器件，包括:衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层11，半导体层与绝缘层交替的堆叠结构位于衬底上方，至少包含一层半导体层和一层绝缘层，每一半导体层和绝缘层的上下表面均与衬底的上表面平行，U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层11包围在U型的半导体沟道外，其特征在于:
[0032]所述U型的半导体沟道，其两竖直段垂直延伸到衬底的上表面；
[0033]所述堆叠结构的半导体层边缘外依次沉积有阻挡层7、电荷存储层9，并通过所述阻挡层7、电荷存储层9与隧道电介质层11相接触，所述堆叠120中的半导体层、阻挡层7、电荷存储层9 一起构成了多个条状的栅电极；
[0034]所述堆叠结构中的绝缘层连接所述多个控制栅电极。
[0035]所述电荷存储电介质层为氮化硅，导体或半导体浮栅材料(如金属、金属合金、硅化金属、或者重掺杂多晶硅浮栅材料)；绝缘阻挡层和隧道绝缘层为二氧化硅。
[0036]在所述U型的半导体沟道的一端连接有源极，另一端连接有漏极，源/漏极的位置可以互换。
[0037]所述U型的半导体沟道的截面为圆形。
[0038]U型沟道的两竖直段互相平行并大致垂直于衬底100的上表面100a。半导体沟道的两竖直段通过衬底100上的牺牲层89互相连接，其中89大致垂直于半导体沟道的两竖直段并平行于衬底的上表面100a。以上平行的定义是指大致的平行，可允许小于20度的角度；垂直的定义是指大致垂直，允许两者的夹角在(90±20)度的区间内分布。
[0039]本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种三维半导体存储器件，包括多个单片三维NAND串半导体器件，其特征在于，单片三维NAND串半导体器件包括:衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层；所述半导体层与绝缘层交替的堆叠结构位于所述衬底上方，至少包含一层半导体层和一层绝缘层，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行；所述U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层包围在所述U型的半导体沟道外； 所述U型的半导体沟道，其两竖直段垂直延伸到所述衬底的上表面； 所述堆叠结构的半导体层边缘外依次沉积有阻挡层、电荷存储层，并通过所述阻挡层、电荷存储层与隧道电介质层相接触，所述堆叠中的半导体层、阻挡层、电荷存储层一起构成了多个条状的栅电极； 所述堆叠结构中的绝缘层连接所述多个条状的栅电极。
2.如权利要求1所述的三维半导体存储器件，其特征在于，所述U型的半导体沟道的沟道宽度为10到40纳米。
【文档编号】H01L27/115GK204189796SQ201420531413
【公开日】2015年3月4日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】缪向水, 季宏凯, 童浩 申请人:华中科技大学